JPH05233228A - 浮動小数点演算装置およびその演算方法 - Google Patents
浮動小数点演算装置およびその演算方法Info
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- JPH05233228A JPH05233228A JP4304203A JP30420392A JPH05233228A JP H05233228 A JPH05233228 A JP H05233228A JP 4304203 A JP4304203 A JP 4304203A JP 30420392 A JP30420392 A JP 30420392A JP H05233228 A JPH05233228 A JP H05233228A
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Abstract
(57)【要約】
【目的】 浮動小数点ユニットのサイズを縮小する。
【構成】 Ａ＊Ｂ＋Ｃの数値演算を実行する浮動小数演
算に関するアーキテクチャおよび方法。乗算は２つまた
は３つのステージで実行され、各ステージは部分積およ
び同時に実行された増分の加算の応答セットを含む。パ
イプラインのアーキテクチャは、全加算器２１への入力
に先立つステージで中間の積と最下位ビットとオペラン
ドＣとの加算を提供する。それにより、全加算器２１の
有効部分をより簡潔および小型の増分器回路に置換える
ことができる。乗算演算を２つまたは３つの部分積演算
に分割することで必要な乗算器のサイズを比例的に縮小
する乗算器での乗算、加算演算のパイプラインおよび同
時の実行処理により通常サイズの３／４のサイズの全加
算器を用いても数学演算Ａ＊Ｂ＋Ｃの結果を２サイクル
で提供する。
算に関するアーキテクチャおよび方法。乗算は２つまた
は３つのステージで実行され、各ステージは部分積およ
び同時に実行された増分の加算の応答セットを含む。パ
イプラインのアーキテクチャは、全加算器２１への入力
に先立つステージで中間の積と最下位ビットとオペラン
ドＣとの加算を提供する。それにより、全加算器２１の
有効部分をより簡潔および小型の増分器回路に置換える
ことができる。乗算演算を２つまたは３つの部分積演算
に分割することで必要な乗算器のサイズを比例的に縮小
する乗算器での乗算、加算演算のパイプラインおよび同
時の実行処理により通常サイズの３／４のサイズの全加
算器を用いても数学演算Ａ＊Ｂ＋Ｃの結果を２サイクル
で提供する。
Description
【０００１】
【産業上の利用分野】本発明は、一般にデータ処理シス
テムに関し、およびさらに詳しくは、効率よく構成され
た浮動小数点演算ユニットを用いるアーキテクチャおよ
び方法に関する。
テムに関し、およびさらに詳しくは、効率よく構成され
た浮動小数点演算ユニットを用いるアーキテクチャおよ
び方法に関する。
【０００２】
【従来の技術】デジタルコンピュータでの浮動小数点演
算の実行に対して種々のアーキテクチャが知られてお
り、および用いられている。浮動小数点演算の複雑さお
よび代表的なオペランドのサイズが与えられると、そこ
では科学的なアプリケーションに対して、小数部は、名
目上、５０ビットより大きいビットで構成されるが、科
学的な精度を維持しながら、さらに、回路の複雑さを削
減するアーキテクチャに対する必要性が強く存在してい
る。このことは、ワークステーションの競合マーケッ
ト、すなわち、コンピュータ設計者達が最大級の計算能
力と、一方、最小限の価格およびサイズのハードウェア
とをワークステーションのユーザーに提供しようと努力
しているワークステーションの競合マーケットにおいて
は、特に、真実である。
算の実行に対して種々のアーキテクチャが知られてお
り、および用いられている。浮動小数点演算の複雑さお
よび代表的なオペランドのサイズが与えられると、そこ
では科学的なアプリケーションに対して、小数部は、名
目上、５０ビットより大きいビットで構成されるが、科
学的な精度を維持しながら、さらに、回路の複雑さを削
減するアーキテクチャに対する必要性が強く存在してい
る。このことは、ワークステーションの競合マーケッ
ト、すなわち、コンピュータ設計者達が最大級の計算能
力と、一方、最小限の価格およびサイズのハードウェア
とをワークステーションのユーザーに提供しようと努力
しているワークステーションの競合マーケットにおいて
は、特に、真実である。
【０００３】本発明が指向している古典的な浮動小数点
数値演算は、２つのオペランドの乗算、すなわち、乗算
結果を第３のオペランドに加える加算が連続で引続くよ
うな乗算を含み、数学的にはＡ＊Ｂ＋Ｃと表わされる。
この数値演算の重要性を米国特許４，９６９，１１８号
の中の説明から拾い出すことができる。Ａ＊Ｂ＋Ｃの数
値演算は、非常に柔軟に使用されるが、慣例のアーキテ
クチャにおいて実施するとき、回路の複雑さに限って
は、犠牲を強いることになる。問題は、個々にＮビット
のオペランドが持つ精度を計算結果が維持していること
を確実にするためには、最終ステージの加算器は全３Ｎ
ビットを取扱うことが可能でなければならないという事
実から生じる。このために、我々の代表的な５０ビット
オペランドに対して全加算器は１５０ビットより大きい
ビットを取扱うことが可能でなければならない。そのよ
うなアーキテクチャの一例は米国特許４，９９９，８０
２号に現われている。
数値演算は、２つのオペランドの乗算、すなわち、乗算
結果を第３のオペランドに加える加算が連続で引続くよ
うな乗算を含み、数学的にはＡ＊Ｂ＋Ｃと表わされる。
この数値演算の重要性を米国特許４，９６９，１１８号
の中の説明から拾い出すことができる。Ａ＊Ｂ＋Ｃの数
値演算は、非常に柔軟に使用されるが、慣例のアーキテ
クチャにおいて実施するとき、回路の複雑さに限って
は、犠牲を強いることになる。問題は、個々にＮビット
のオペランドが持つ精度を計算結果が維持していること
を確実にするためには、最終ステージの加算器は全３Ｎ
ビットを取扱うことが可能でなければならないという事
実から生じる。このために、我々の代表的な５０ビット
オペランドに対して全加算器は１５０ビットより大きい
ビットを取扱うことが可能でなければならない。そのよ
うなアーキテクチャの一例は米国特許４，９９９，８０
２号に現われている。
【０００４】ビットの計数が１５０の範囲内となる出力
を与えるような資源を伴なう全加算器は、非常に大規模
であり、およびそれ故に、それを搭載する集積回路チッ
プの大部分を占有してしまいがちである。米国特許４，
９９９，８０２号におけるアーキテクチャは、第１の演
算の結果が連続的な演算の中のオペランドとなるように
定められた状況でのパイプライン処理の演算を選択的に
行うことにより、より効率化して、浮動小数点演算ユニ
ットの全処理能力を改良している。
を与えるような資源を伴なう全加算器は、非常に大規模
であり、およびそれ故に、それを搭載する集積回路チッ
プの大部分を占有してしまいがちである。米国特許４，
９９９，８０２号におけるアーキテクチャは、第１の演
算の結果が連続的な演算の中のオペランドとなるように
定められた状況でのパイプライン処理の演算を選択的に
行うことにより、より効率化して、浮動小数点演算ユニ
ットの全処理能力を改良している。
【０００５】全加算器のサイズを縮小する洗練された浮
動小数点アーキテクチャでは上述の３番目の最上位ビッ
トに対して増分器を用いている。そのような構成例は米
国特許４，９６９，１１８号およびＩＢＭ Ｔｅｃｈｎ
ｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ
Ｖｏｌｕｍｅ３０，Ｎｏ．３，８月 １９８７，ページ
９８２〜９８７に現われている。このようにして、サイ
ズＮの増分器は全加算器のサイズを比例した量だけ縮小
し、全加算器を、Ａ＊Ｂ＋Ｃの計算においてＮサイズの
オペランドに対して２Ｎサイズにする。増分器は、単
に、桁上り入力（ｃａｒｒｙ−ｉｎ）信号を取り込み、
結果を上位の有効ビット位置に伝えるという点において
加算器よりも実質的に小さいことが知られている。米国
特許４，９６９，１１８号に示されているように、増分
器の桁上り出力（ｃａｒｒｙ−ｏｕｔ）は、加算器の桁
上り入力への循環桁上げの戻り（ｅｎｄ ａｒｏｕｎｄ
ｃａｒｒｙ ｂａｃｋ）となる。
動小数点アーキテクチャでは上述の３番目の最上位ビッ
トに対して増分器を用いている。そのような構成例は米
国特許４，９６９，１１８号およびＩＢＭ Ｔｅｃｈｎ
ｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ
Ｖｏｌｕｍｅ３０，Ｎｏ．３，８月 １９８７，ページ
９８２〜９８７に現われている。このようにして、サイ
ズＮの増分器は全加算器のサイズを比例した量だけ縮小
し、全加算器を、Ａ＊Ｂ＋Ｃの計算においてＮサイズの
オペランドに対して２Ｎサイズにする。増分器は、単
に、桁上り入力（ｃａｒｒｙ−ｉｎ）信号を取り込み、
結果を上位の有効ビット位置に伝えるという点において
加算器よりも実質的に小さいことが知られている。米国
特許４，９６９，１１８号に示されているように、増分
器の桁上り出力（ｃａｒｒｙ−ｏｕｔ）は、加算器の桁
上り入力への循環桁上げの戻り（ｅｎｄ ａｒｏｕｎｄ
ｃａｒｒｙ ｂａｃｋ）となる。
【０００６】数値演算Ａ＊Ｂ＋Ｃの乗算ステージを実行
する必要のある電子機器は、大きいＮの値を有するオペ
ランドに対して同様に複雑となる。現代の高速浮動小数
点乗算アーキテクチャは、アレイ形態の桁上げ保存加算
器（ＣＳＡｓ）で構成されたウォーレスツリー（Ｗａｌ
ｌａｃｅ ｔｒｅｅｓ）を用いて、個々にＮビットで構
成された２つのオペランドに対して２Ｎビットの出力を
与える。そのような例は、上述したＩＢＭ Ｔｅｃｈｎ
ｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ、
ならびに米国特許４，９６９，１１８号および米国特許
４，９９９，８０２号および表題がＣｏｍｐｕｔｅｒ
Ａｒｃｈｉｔｅｃｔｕｒｅ Ａ Ｑｕａｎｔｉｔａｔｉ
ｖｅ Ａｐｐｒｏａｃｈと付けられた、Ｄ．Ａ．Ｐａｔ
ｔｅｒｓｏｎ等によるテキストブック、版権１９９０，
ページＡ−４２〜Ａ−４９、に現われている。Ｐａｔｔ
ｅｒｓｏｎ等によるテキストブック中には、乗算パスの
実行を通じて乗算アレイのサイズを縮小できるという提
言がある。
する必要のある電子機器は、大きいＮの値を有するオペ
ランドに対して同様に複雑となる。現代の高速浮動小数
点乗算アーキテクチャは、アレイ形態の桁上げ保存加算
器（ＣＳＡｓ）で構成されたウォーレスツリー（Ｗａｌ
ｌａｃｅ ｔｒｅｅｓ）を用いて、個々にＮビットで構
成された２つのオペランドに対して２Ｎビットの出力を
与える。そのような例は、上述したＩＢＭ Ｔｅｃｈｎ
ｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ、
ならびに米国特許４，９６９，１１８号および米国特許
４，９９９，８０２号および表題がＣｏｍｐｕｔｅｒ
Ａｒｃｈｉｔｅｃｔｕｒｅ Ａ Ｑｕａｎｔｉｔａｔｉ
ｖｅ Ａｐｐｒｏａｃｈと付けられた、Ｄ．Ａ．Ｐａｔ
ｔｅｒｓｏｎ等によるテキストブック、版権１９９０，
ページＡ−４２〜Ａ−４９、に現われている。Ｐａｔｔ
ｅｒｓｏｎ等によるテキストブック中には、乗算パスの
実行を通じて乗算アレイのサイズを縮小できるという提
言がある。
【０００７】
【発明が解決しようとする課題】そのような教示に関連
して、全加算器のサイズをさらに縮小し、乗算器アレイ
のサイズを縮小し、乗算および加算の演算を重複させて
パイプライン処理を実施するような浮動小数点アーキテ
クチャおよびそれに関連する使用方法に対する必要性が
なお存在する。
して、全加算器のサイズをさらに縮小し、乗算器アレイ
のサイズを縮小し、乗算および加算の演算を重複させて
パイプライン処理を実施するような浮動小数点アーキテ
クチャおよびそれに関連する使用方法に対する必要性が
なお存在する。
【０００８】
【課題を解決するための手段】本発明は、Ａ＊Ｂ＋Ｃの
浮動小数点数値演算を実行するアーキテクチャを提供す
る。このアーキテクチャでは、オペランドの小数部はＮ
ビットであり、およびオペランドＡおよびオペランドＢ
の最下位ビット（ｌｅａｓｔ ｓｉｇｎｉｆｉｃａｎｔ
ｂｉｔｓ）の小数部Ｎ／Ｍ（ここでＭは１より大きい
整数部）を用いて第１の部分積を発生する回路と、オペ
ランドＡおよびオペランドＢの別の小数部のビットの第
２の部分積を発生する回路と、オペランドＣと第１の部
分積との和を算出し、およびその結果の選択ビットを、
上記数値演算の最下位ビットの小数部分の受取りに適し
た第１の増分器に対して提供する回路と、第１の部分積
から選択された最上位ビット（ｍｏｓｔ ｓｉｇｎｉｆ
ｉｃａｎｔ ｂｉｔｓ）と第２の部分積から選択された
最上位ビットとの和を、２Ｎビットより十分に小さいビ
ットで構成される和を提供可能な加算器において算出す
る回路とを有している。一つの変形として、加算器から
の桁上げ出力ビットは、そのん第２の増分器に対して桁
上げ入力ビットとして提供され、その第２の増分器はそ
の桁上げ出力を循環桁上げビットとして第１の増分器に
提供する。本発明は、さらに、オペランドＡおよびオペ
ランドＢの最下位ビットを用いて、第１の部分積を発生
し、その結果から選択されたビットを、最下位ビット増
分器への入力のためにオペランドＣに加算し、および第
１の部分積から選択された最上位ビットと、第２の部分
積から選択された最上位ビットとを加算器で加算するス
テップをさらに考えている。
浮動小数点数値演算を実行するアーキテクチャを提供す
る。このアーキテクチャでは、オペランドの小数部はＮ
ビットであり、およびオペランドＡおよびオペランドＢ
の最下位ビット（ｌｅａｓｔ ｓｉｇｎｉｆｉｃａｎｔ
ｂｉｔｓ）の小数部Ｎ／Ｍ（ここでＭは１より大きい
整数部）を用いて第１の部分積を発生する回路と、オペ
ランドＡおよびオペランドＢの別の小数部のビットの第
２の部分積を発生する回路と、オペランドＣと第１の部
分積との和を算出し、およびその結果の選択ビットを、
上記数値演算の最下位ビットの小数部分の受取りに適し
た第１の増分器に対して提供する回路と、第１の部分積
から選択された最上位ビット（ｍｏｓｔ ｓｉｇｎｉｆ
ｉｃａｎｔ ｂｉｔｓ）と第２の部分積から選択された
最上位ビットとの和を、２Ｎビットより十分に小さいビ
ットで構成される和を提供可能な加算器において算出す
る回路とを有している。一つの変形として、加算器から
の桁上げ出力ビットは、そのん第２の増分器に対して桁
上げ入力ビットとして提供され、その第２の増分器はそ
の桁上げ出力を循環桁上げビットとして第１の増分器に
提供する。本発明は、さらに、オペランドＡおよびオペ
ランドＢの最下位ビットを用いて、第１の部分積を発生
し、その結果から選択されたビットを、最下位ビット増
分器への入力のためにオペランドＣに加算し、および第
１の部分積から選択された最上位ビットと、第２の部分
積から選択された最上位ビットとを加算器で加算するス
テップをさらに考えている。
【０００９】すなわち、請求項１記載の発明は、小数部
がＮビットで構成され、浮動小数点数値演算（Ａ＊Ｂ＋
Ｃ）を実行する浮動小数点演算装置において、Ａおよび
Ｂの中のＮ／Ｍ（Ｍは１より大きい整数）の最下位ビッ
トを用いて第１の部分積を発生する手段と、ＡおよびＢ
の中の次のＮ／Ｍビットを用いて第２の部分積を発生す
る手段と、Ｃと前記第１の部分積との和を算出し、その
結果から選択されたビットを第１の増分器に提供し、当
該第１の増分器は前記数値演算のＮ（Ｍ−１）／Ｍの最
下位ビットを受取る手段と、前記第１の部分積から選択
された最上位ビットと、前記第２の部分積から選択され
た最上位ビットとの和を２Ｎ−Ｎ（Ｍ−１）／Ｍビット
加算器において算出する手段とを具えたことを特徴とす
る。
がＮビットで構成され、浮動小数点数値演算（Ａ＊Ｂ＋
Ｃ）を実行する浮動小数点演算装置において、Ａおよび
Ｂの中のＮ／Ｍ（Ｍは１より大きい整数）の最下位ビッ
トを用いて第１の部分積を発生する手段と、ＡおよびＢ
の中の次のＮ／Ｍビットを用いて第２の部分積を発生す
る手段と、Ｃと前記第１の部分積との和を算出し、その
結果から選択されたビットを第１の増分器に提供し、当
該第１の増分器は前記数値演算のＮ（Ｍ−１）／Ｍの最
下位ビットを受取る手段と、前記第１の部分積から選択
された最上位ビットと、前記第２の部分積から選択され
た最上位ビットとの和を２Ｎ−Ｎ（Ｍ−１）／Ｍビット
加算器において算出する手段とを具えたことを特徴とす
る。
【００１０】請求項２記載の発明は、前記選択された最
上位ビットの和を算出する手段は桁上げビットを第２の
増分器に提供し、前記第１の増分器から当該桁上げビッ
トを受取ることを特徴とする。
上位ビットの和を算出する手段は桁上げビットを第２の
増分器に提供し、前記第１の増分器から当該桁上げビッ
トを受取ることを特徴とする。
【００１１】請求項３記載の発明は、前記Ｃと第１の部
分積との和を算出する手段は、前記第２の部分積を発生
する手段と同時に動作することを特徴とする。
分積との和を算出する手段は、前記第２の部分積を発生
する手段と同時に動作することを特徴とする。
【００１２】請求項４記載の発明は、小数部がＮビット
で構成され、浮動小数点数値演算（Ａ＊Ｂ＋Ｃ）を実行
する浮動小数点演算方法において、ＡおよびＢの中のＮ
／Ｍ（Ｍは１より大きい整数）の最下位ビットを用いて
乗算器において第１の部分積を発生するステップと、Ａ
およびＢの中の次のＮ／Ｍビットを用いて前記乗算器に
おいて第２の部分積を発生するステップと、Ｃと前記第
１の部分積との和を算出し、その結果から選択されたビ
ットを、前記数値演算のＮ（Ｍ−１）／Ｍの最下位のビ
ットを受取る第１の増分器に提供するステップと、前記
第１の部分積から選択された最上位ビットと、前記第２
の部分積から選択された最上位ビットとの和を２Ｎ−Ｎ
（Ｍ−１）／Ｍビット加算器において算出するステップ
とを具えたことを特徴とする。
で構成され、浮動小数点数値演算（Ａ＊Ｂ＋Ｃ）を実行
する浮動小数点演算方法において、ＡおよびＢの中のＮ
／Ｍ（Ｍは１より大きい整数）の最下位ビットを用いて
乗算器において第１の部分積を発生するステップと、Ａ
およびＢの中の次のＮ／Ｍビットを用いて前記乗算器に
おいて第２の部分積を発生するステップと、Ｃと前記第
１の部分積との和を算出し、その結果から選択されたビ
ットを、前記数値演算のＮ（Ｍ−１）／Ｍの最下位のビ
ットを受取る第１の増分器に提供するステップと、前記
第１の部分積から選択された最上位ビットと、前記第２
の部分積から選択された最上位ビットとの和を２Ｎ−Ｎ
（Ｍ−１）／Ｍビット加算器において算出するステップ
とを具えたことを特徴とする。
【００１３】請求項５記載の発明は、前記第１の増分器
から前記加算器へ桁上げビットを転送するステップと、
前記加算器から第２の増分器へ桁上げビットを転送する
ステップとを具えたことを特徴とする。
から前記加算器へ桁上げビットを転送するステップと、
前記加算器から第２の増分器へ桁上げビットを転送する
ステップとを具えたことを特徴とする。
【００１４】請求項６記載の発明は、Ｃと第１の部分積
との和を算出する前記ステップと、前記第２の部分積を
発生する前記ステップとをほぼ同時に実行することを特
徴とする。
との和を算出する前記ステップと、前記第２の部分積を
発生する前記ステップとをほぼ同時に実行することを特
徴とする。
【００１５】請求項７記載の発明は、小数部Ａ，Ｂおよ
びＣを用いて浮動小数点数値演算（Ａ＊Ｂ＋Ｃ）を実行
し、結果として生じる小数部を作成する浮動小数点演算
装置において、ＡおよびＢの中の第１の最下位ビット部
分を用いて第１の部分積を発生する手段と、ＡおよびＢ
の中の最下位ビットの次のビットを用いて第２の部分積
を発生する手段と、Ｃと前記第１の部分積との和を算出
し、その和の一部分を第１の増分器に提供して、前記結
果として生じる小数部の最下位ビット部分を形成する手
段と、前記第１の部分積および前記第２の部分積の和を
算出して、結果として生じる小数部の残余の部分を形成
する手段とを具えたことを特徴とする。
びＣを用いて浮動小数点数値演算（Ａ＊Ｂ＋Ｃ）を実行
し、結果として生じる小数部を作成する浮動小数点演算
装置において、ＡおよびＢの中の第１の最下位ビット部
分を用いて第１の部分積を発生する手段と、ＡおよびＢ
の中の最下位ビットの次のビットを用いて第２の部分積
を発生する手段と、Ｃと前記第１の部分積との和を算出
し、その和の一部分を第１の増分器に提供して、前記結
果として生じる小数部の最下位ビット部分を形成する手
段と、前記第１の部分積および前記第２の部分積の和を
算出して、結果として生じる小数部の残余の部分を形成
する手段とを具えたことを特徴とする。
【００１６】
【作用】好適実施例において、本発明は、乗算アレイ，
サイズを縮小した加算器、２つの増分器、および増分器
から増分器への循環桁上げを用いて、２サイクルシーケ
ンスでＡ＊Ｂ＋Ｃの演算を実行する浮動小数点演算ユニ
ットに関する。そのアーキテクチャは、第１のサイクル
の間、オペランドＡがオペランドＢの小数部と乗算され
るようにしたパイプライン処理のデータ操作を提供す
る。この結果の最下位ビットはオペランドＣの適切にシ
フトされたビットに加算される。第２のサイクルの間、
オペランドＡはオペランドＢの残余のビットに乗算さ
れ、オペランドＣの整列したビットに加算され、一つの
加算器および２つの増分器を用いて前の乗算サイクルか
らのビットと組合わされる。加算器は最下位ビット（Ｌ
ＳＢ）増分器から桁上げを受取り、および最上位ビット
（ＭＳＢ）増分器に桁上げを提供する。２サイクルおよ
びＬＳＢ増分器の使用によって乗算器アレイおよび全加
算器の双方のサイズが十分に縮小する。本発明のこれら
の形態および他の形態は以下の詳細な記述を考慮する
と、さらに明確に理解および評価されよう。
サイズを縮小した加算器、２つの増分器、および増分器
から増分器への循環桁上げを用いて、２サイクルシーケ
ンスでＡ＊Ｂ＋Ｃの演算を実行する浮動小数点演算ユニ
ットに関する。そのアーキテクチャは、第１のサイクル
の間、オペランドＡがオペランドＢの小数部と乗算され
るようにしたパイプライン処理のデータ操作を提供す
る。この結果の最下位ビットはオペランドＣの適切にシ
フトされたビットに加算される。第２のサイクルの間、
オペランドＡはオペランドＢの残余のビットに乗算さ
れ、オペランドＣの整列したビットに加算され、一つの
加算器および２つの増分器を用いて前の乗算サイクルか
らのビットと組合わされる。加算器は最下位ビット（Ｌ
ＳＢ）増分器から桁上げを受取り、および最上位ビット
（ＭＳＢ）増分器に桁上げを提供する。２サイクルおよ
びＬＳＢ増分器の使用によって乗算器アレイおよび全加
算器の双方のサイズが十分に縮小する。本発明のこれら
の形態および他の形態は以下の詳細な記述を考慮する
と、さらに明確に理解および評価されよう。
【００１７】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【００１８】図１は数学的関係がＡ＊Ｂ＋Ｃと定義さ
れ、ここで、Ａ，ＢおよびＣは個々にＮビット（Ｎ＝５
３）で構成された浮動小数点演算の実行に対する古典的
なアプローチ方法を示す。オペランドＣの小数部は、中
間結果Ａ＊Ｂの切捨てまたは丸目の前に加算されなけれ
ばならないことは明らかである。従って、Ａ＊Ｂの中間
結果は、１０６ビットから成り、桁上げ状態を決定する
２ビットをさらに有する。古典的なやり方に従っては、
オペランドＣの小数部をＡ＊Ｂの小数部に整列させてか
ら、オペランドＣの５３ビットがＡ＊Ｂの結果の１０８
ビットに加算される。Ｃの整列の範囲は図１中で点線に
より示されている。そのような整列に引続き、Ａ＊Ｂお
よびＣの２つの値が、１６１ビットの出力を有する全加
算器において加算される。左側のＳビットは、別個の論
理で取扱われる積Ａ＊Ｂの符号を伴った値Ｃの符号を表
わす。ＸＯＲは１６１ビット全加算器からの正しい１の
補数値を提供するために用いられる。
れ、ここで、Ａ，ＢおよびＣは個々にＮビット（Ｎ＝５
３）で構成された浮動小数点演算の実行に対する古典的
なアプローチ方法を示す。オペランドＣの小数部は、中
間結果Ａ＊Ｂの切捨てまたは丸目の前に加算されなけれ
ばならないことは明らかである。従って、Ａ＊Ｂの中間
結果は、１０６ビットから成り、桁上げ状態を決定する
２ビットをさらに有する。古典的なやり方に従っては、
オペランドＣの小数部をＡ＊Ｂの小数部に整列させてか
ら、オペランドＣの５３ビットがＡ＊Ｂの結果の１０８
ビットに加算される。Ｃの整列の範囲は図１中で点線に
より示されている。そのような整列に引続き、Ａ＊Ｂお
よびＣの２つの値が、１６１ビットの出力を有する全加
算器において加算される。左側のＳビットは、別個の論
理で取扱われる積Ａ＊Ｂの符号を伴った値Ｃの符号を表
わす。ＸＯＲは１６１ビット全加算器からの正しい１の
補数値を提供するために用いられる。
【００１９】全加算および乗算に対する電子回路の設計
における当業者は、全加算器が、非常に規模が大きく、
複雑な機器であることを知っている。もしも全加算器の
ビットサイズを縮小できるのであれば利益があることは
明らかである。同様に、もし、複数のＣＳＡで典型的に
構成されたウォーレスツリーのビット数を縮小できるの
であれば、回路のサイズを十分に縮小することができ
る。
における当業者は、全加算器が、非常に規模が大きく、
複雑な機器であることを知っている。もしも全加算器の
ビットサイズを縮小できるのであれば利益があることは
明らかである。同様に、もし、複数のＣＳＡで典型的に
構成されたウォーレスツリーのビット数を縮小できるの
であれば、回路のサイズを十分に縮小することができ
る。
【００２０】上述の米国特許４，９６９，１１８号は、
Ａ＊Ｂ＋Ｃの数学的演算（ここでオペランドＡ，Ｂおよ
びＣは各Ｎビットである）に対して、Ｎビット増分器を
全加算器の最上位ビット（ＭＳＢ）位置で用いて全加算
器のサイズを３Ｎから２Ｎに縮小することができること
を提言している。同様のアプローチは、上述のＩＢＭＴ
ｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅ
ｔｉｎに述べられている。本発明によるアーキテクチャ
は、全加算器を用いることによって、全加算の最下位ビ
ット（ＬＳＢ）側で実行される演算を置き換えて、全加
算器のサイズを縮小し、およびその態様のひとつとして
ウォーレスツリー乗算器のサイズを縮小する。
Ａ＊Ｂ＋Ｃの数学的演算（ここでオペランドＡ，Ｂおよ
びＣは各Ｎビットである）に対して、Ｎビット増分器を
全加算器の最上位ビット（ＭＳＢ）位置で用いて全加算
器のサイズを３Ｎから２Ｎに縮小することができること
を提言している。同様のアプローチは、上述のＩＢＭＴ
ｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅ
ｔｉｎに述べられている。本発明によるアーキテクチャ
は、全加算器を用いることによって、全加算の最下位ビ
ット（ＬＳＢ）側で実行される演算を置き換えて、全加
算器のサイズを縮小し、およびその態様のひとつとして
ウォーレスツリー乗算器のサイズを縮小する。
【００２１】改良された手法の中心は乗算の演算を複数
サイクルに分割することおよびその複数サイクルにおい
て部分積をパイプラインのアーキテクチャを用いて選択
的に加算することにある。
サイクルに分割することおよびその複数サイクルにおい
て部分積をパイプラインのアーキテクチャを用いて選択
的に加算することにある。
【００２２】図２は本発明の好適実施例に関連する演算
を概念的に示す。再び、オペランドＡ，ＢおよびＣはＮ
ビット（ここでＮ＝５３）より成り、そしてオペランド
ＢはＭ、すなわち、１より大きい整数であるＭのセグメ
ントに分割される。図中、Ｍは２である。そのように実
施しながら、回路アーキテクチャは、図３の構成におい
て点線により区別したように、３つの基本セグメントで
構成されるパイプラインに分割される。図２に関連し
て、オペランドＡおよび部分オペランドＢ０を含む第１
の乗算が実行される。演算Ａ＊Ｂ＋Ｃを実行する第２の
ステージは、ＡとオペランドＢのＢ１で表わされる第２
の最上位セグメントとの乗算を含んでいる。しかしなが
ら、Ａ＊Ｂ０の演算の最下位側のビットは固定されてい
るので、適切にシフトされたＣの値を、最終結果の最下
位ビット範囲にも、また、加算することができる。最終
結果のこれらビット範囲は乗算Ａ＊Ｂ１の結果の影響を
直接受けないので、第２の乗算を第１の加算と同時に実
行することができる。パイプラインのアーキテクチャに
対する枠組はそれにより決定される。
を概念的に示す。再び、オペランドＡ，ＢおよびＣはＮ
ビット（ここでＮ＝５３）より成り、そしてオペランド
ＢはＭ、すなわち、１より大きい整数であるＭのセグメ
ントに分割される。図中、Ｍは２である。そのように実
施しながら、回路アーキテクチャは、図３の構成におい
て点線により区別したように、３つの基本セグメントで
構成されるパイプラインに分割される。図２に関連し
て、オペランドＡおよび部分オペランドＢ０を含む第１
の乗算が実行される。演算Ａ＊Ｂ＋Ｃを実行する第２の
ステージは、ＡとオペランドＢのＢ１で表わされる第２
の最上位セグメントとの乗算を含んでいる。しかしなが
ら、Ａ＊Ｂ０の演算の最下位側のビットは固定されてい
るので、適切にシフトされたＣの値を、最終結果の最下
位ビット範囲にも、また、加算することができる。最終
結果のこれらビット範囲は乗算Ａ＊Ｂ１の結果の影響を
直接受けないので、第２の乗算を第１の加算と同時に実
行することができる。パイプラインのアーキテクチャに
対する枠組はそれにより決定される。
【００２３】図２の特定の例に対して、Ｎ／２の最下位
側のビットについての加算は、回路が第２の乗算を実行
しているのと同時に行われる。図２に示す概念を、一層
細分化したオペランドＢ、並びに、部分結果について
の、関連するパイプラインまたは同時の乗算および加算
の演算に対しても拡張できることもまた、明らかであ
る。Ｍの値、すなわち、オペランドＢの除数が増大する
につれて、あいにくと、応答（ｒｅｔｕｒｎ）は小さく
なる。たとえば、Ｍ＝２に対して全加算器はＡ＊Ｂ１の
全てのビットを収容しなければならない。この例では、
全加算器のサイズは２Ｎ−Ｎ／２である。しかし、全加
算器のサイズは、Ｍが増大するにつれて、式２Ｎ−Ｎ
（Ｍ−１）／Ｍで決まるように、ある減少率で減少す
る。
側のビットについての加算は、回路が第２の乗算を実行
しているのと同時に行われる。図２に示す概念を、一層
細分化したオペランドＢ、並びに、部分結果について
の、関連するパイプラインまたは同時の乗算および加算
の演算に対しても拡張できることもまた、明らかであ
る。Ｍの値、すなわち、オペランドＢの除数が増大する
につれて、あいにくと、応答（ｒｅｔｕｒｎ）は小さく
なる。たとえば、Ｍ＝２に対して全加算器はＡ＊Ｂ１の
全てのビットを収容しなければならない。この例では、
全加算器のサイズは２Ｎ−Ｎ／２である。しかし、全加
算器のサイズは、Ｍが増大するにつれて、式２Ｎ−Ｎ
（Ｍ−１）／Ｍで決まるように、ある減少率で減少す
る。
【００２４】Ａ＊Ｂ０とオペランドＣの適切にシフトし
たビットとの加算の最下位側ビットは、以降の乗算の直
接の結果として変化することはない点を人が評価しなけ
れば、図２に示す手順に従って部分積を使用すること
は、重要ではない。それ故、これらのビットについては
全加算器よりも複雑ではない機器において操作すること
ができる。
たビットとの加算の最下位側ビットは、以降の乗算の直
接の結果として変化することはない点を人が評価しなけ
れば、図２に示す手順に従って部分積を使用すること
は、重要ではない。それ故、これらのビットについては
全加算器よりも複雑ではない機器において操作すること
ができる。
【００２５】演算の別の結果は、各部分積Ａ＊Ｂ０およ
びＡ＊Ｂ１は積Ａ＊Ｂよりもビット数が少ないという認
識にもとづいて理解されよう。すなわち、Ａ＊Ｂの全乗
算は２Ｎビットの積を生じるのに対して、一方、Ａ＊Ｂ
０およびＡ＊Ｂ１の個々の積は、およそ１．５Ｎビット
から成る。同一の乗算器を通じて複数サイクルを行う本
実施例の演算のアーキテクチャおよびシーケンスはウォ
ーレスツリー乗算器のサイズについて大きい効果を奏す
る。ビット数は２５％減少するけれども乗算器中のＣＳ
Ａの数は概略５０％減少する。このように、別の面から
も、本発明は、乗算器のサイズを大きく減少する。図３
に具体化したように、本発明は、同時に乗算および加算
を行う資源を有するウォーレスツリーを採用している。
それにより、整列したオペランドＣは、Ａ＊Ｂ０の最上
位ビットを伴ったＡ＊Ｂ１の最終加算とは別個のＡ＊Ｂ
０の適切なビットに加算される。
びＡ＊Ｂ１は積Ａ＊Ｂよりもビット数が少ないという認
識にもとづいて理解されよう。すなわち、Ａ＊Ｂの全乗
算は２Ｎビットの積を生じるのに対して、一方、Ａ＊Ｂ
０およびＡ＊Ｂ１の個々の積は、およそ１．５Ｎビット
から成る。同一の乗算器を通じて複数サイクルを行う本
実施例の演算のアーキテクチャおよびシーケンスはウォ
ーレスツリー乗算器のサイズについて大きい効果を奏す
る。ビット数は２５％減少するけれども乗算器中のＣＳ
Ａの数は概略５０％減少する。このように、別の面から
も、本発明は、乗算器のサイズを大きく減少する。図３
に具体化したように、本発明は、同時に乗算および加算
を行う資源を有するウォーレスツリーを採用している。
それにより、整列したオペランドＣは、Ａ＊Ｂ０の最上
位ビットを伴ったＡ＊Ｂ１の最終加算とは別個のＡ＊Ｂ
０の適切なビットに加算される。
【００２６】図２に示した方法に従う乗算により生じる
利点が図３の回路アーキテクチャに与えられている。こ
のアーキテクチャは、図３に点線１および２により区分
けされた３つのセグメントに分割される。これら３つの
セグメントは、全加算器および乗算器の機能を果たす非
常に小さな回路を用いて、名目２サイクルシーケンスで
Ａ＊Ｂ＋Ｃの数学演算を実行するパイプラインの３つの
ステージを表わす。オペランドＡ，ＢおよびＣの小数部
はファイルレジスタ３により与えられる。指数は、他の
箇所で、周知の方法で操作して、整列（位置合わせ）シ
フタ／インバータ４を動作可能にする。同様に、最終的
には増分器２３の符号ビット位置６の適切な符号に導く
ように別個の論理がオペランドＡ，ＢおよびＣの符号を
操作するのに用いられる。引続く段落中の用語“オペラ
ンド”は一般に各オペランドＡ，ＢおよびＣの小数部を
指し、その場合、小数部は、達成される操作の主要な対
象である。
利点が図３の回路アーキテクチャに与えられている。こ
のアーキテクチャは、図３に点線１および２により区分
けされた３つのセグメントに分割される。これら３つの
セグメントは、全加算器および乗算器の機能を果たす非
常に小さな回路を用いて、名目２サイクルシーケンスで
Ａ＊Ｂ＋Ｃの数学演算を実行するパイプラインの３つの
ステージを表わす。オペランドＡ，ＢおよびＣの小数部
はファイルレジスタ３により与えられる。指数は、他の
箇所で、周知の方法で操作して、整列（位置合わせ）シ
フタ／インバータ４を動作可能にする。同様に、最終的
には増分器２３の符号ビット位置６の適切な符号に導く
ように別個の論理がオペランドＡ，ＢおよびＣの符号を
操作するのに用いられる。引続く段落中の用語“オペラ
ンド”は一般に各オペランドＡ，ＢおよびＣの小数部を
指し、その場合、小数部は、達成される操作の主要な対
象である。
【００２７】オペランドＡおよびＣはそれぞれラッチ７
および８にラッチされ、一方、オペランドＢはラッチ１
１に格納される前にマルチプレクサ９により分割され
る。そのようなラッチ処理に引続いてＢ０またはＢ１の
各値はブース（ｂｏｏｔｈ）エンコーダ１２により変換
され、および乗算器１３に送られる。乗算器１３は、５
３ビットのオペランドと２８ビットのオペランドとを乗
算し、一方、同時に、さらに３つのオペランドを加算す
ることの可能なウォーレスツリー構成を採用するのが好
適である。桁上げ保存加算器（ＣＳＡ）で構成されたウ
ォーレスツリーは上述の米国特許４，９６９，１１８号
および４，９９９，８０２号ならびにＰａｔｔｅｒｓｏ
ｎ等によるテキストブックで述べられている。ブースエ
ンコード処理は、Ｐａｔｔｅｒｓｏｎ等による上述のテ
キスト中で説明され、同様に、上述のＩＢＭ Ｔｅｃｈ
ｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ
でも述べられている。
および８にラッチされ、一方、オペランドＢはラッチ１
１に格納される前にマルチプレクサ９により分割され
る。そのようなラッチ処理に引続いてＢ０またはＢ１の
各値はブース（ｂｏｏｔｈ）エンコーダ１２により変換
され、および乗算器１３に送られる。乗算器１３は、５
３ビットのオペランドと２８ビットのオペランドとを乗
算し、一方、同時に、さらに３つのオペランドを加算す
ることの可能なウォーレスツリー構成を採用するのが好
適である。桁上げ保存加算器（ＣＳＡ）で構成されたウ
ォーレスツリーは上述の米国特許４，９６９，１１８号
および４，９９９，８０２号ならびにＰａｔｔｅｒｓｏ
ｎ等によるテキストブックで述べられている。ブースエ
ンコード処理は、Ｐａｔｔｅｒｓｏｎ等による上述のテ
キスト中で説明され、同様に、上述のＩＢＭ Ｔｅｃｈ
ｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ
でも述べられている。
【００２８】図３に示すように、乗算器１３はオペラン
ドＡを表わす入力ビット、Ｂ０またはＢ１を表わすエン
コードされたビット、オペランドＣからのシフトして整
列された最下位ビット、および直前のサイクルからの和
および桁上げビットを受取る。かくして、図２のシーケ
ンスに従って達成された第２の乗算に関連して、図３の
乗算器１３はオペランドＣの適切にシフトした下位の端
部ビット、オペランドＡ，オペランドＢ１ならびにＡ＊
Ｂ０を含む以前の乗算からの結果のうちＮ／２の最下位
ビットの和および桁上げ値を受取る。パイプラインの次
のステージは、ラッチ１４，１６，１７および１８によ
り、今、演算について説明したステージとは絶縁されて
いる。ラッチ１８は第１の乗算、すなわちＡ＊Ｂ０の最
下位ビットとオペランドＣの適切にシフトされた最下位
ビットとの全加算の結果を格納することに注意された
い。
ドＡを表わす入力ビット、Ｂ０またはＢ１を表わすエン
コードされたビット、オペランドＣからのシフトして整
列された最下位ビット、および直前のサイクルからの和
および桁上げビットを受取る。かくして、図２のシーケ
ンスに従って達成された第２の乗算に関連して、図３の
乗算器１３はオペランドＣの適切にシフトした下位の端
部ビット、オペランドＡ，オペランドＢ１ならびにＡ＊
Ｂ０を含む以前の乗算からの結果のうちＮ／２の最下位
ビットの和および桁上げ値を受取る。パイプラインの次
のステージは、ラッチ１４，１６，１７および１８によ
り、今、演算について説明したステージとは絶縁されて
いる。ラッチ１８は第１の乗算、すなわちＡ＊Ｂ０の最
下位ビットとオペランドＣの適切にシフトされた最下位
ビットとの全加算の結果を格納することに注意された
い。
【００２９】図３に示すパイプラインの第２ステージの
主要的な機能は中間結果の全加算を完了することであ
る。図２を参照するに、これは、Ａ＊Ｂ１と、オペラン
ドＣのシフトして整列されたビットの影響を受けたＡ＊
Ｂ０の最上位ビットとの全加算を意味する。境界線１お
よび２の間に位置する、パイプラインの第２ステージは
ＬＳＢ増分器１９，全加算器２１，論理ゲート２２およ
びＭＳＢ増分器２３を有し、これらによって、１６１ビ
ットの丸め処理の施されていない結果をＸＯＲ２４に供
給する。オペランドＣの符号の有効ビットは、符号ビッ
ト位置６からＸＯＲゲート２４に導かれる。ＸＯＲゲー
ト２４の出力はラッチ２６に保持される。従来のやり方
とは対照的に、全加算器２１は単に８３ビットの出力を
与えることに注目されたい。古典的なアプローチでは１
０６ビットより大きいビットを必要とする。したがっ
て、加算器２１のサイズは著しく縮小される。ＬＳＢ増
分器１９は、１６１ビットの結果のうちの最下位の２８
ビットを操作する。かかる結果のうちの最上位の５０ビ
ットはＭＳＢ増分器２３により操作される。さらに、こ
こで、ＬＳＢ増分器１９は加算器２１に桁上げを供給
し、この加算器２１自体は選択された桁上げをゲート２
２を介してＭＳＢ増幅器２３に供給し、このＭＳＢ増幅
器２３はＬＳＢ増分器１９の入力に循環桁上げを供給す
ることにより続いてループを終了することに注意された
い。
主要的な機能は中間結果の全加算を完了することであ
る。図２を参照するに、これは、Ａ＊Ｂ１と、オペラン
ドＣのシフトして整列されたビットの影響を受けたＡ＊
Ｂ０の最上位ビットとの全加算を意味する。境界線１お
よび２の間に位置する、パイプラインの第２ステージは
ＬＳＢ増分器１９，全加算器２１，論理ゲート２２およ
びＭＳＢ増分器２３を有し、これらによって、１６１ビ
ットの丸め処理の施されていない結果をＸＯＲ２４に供
給する。オペランドＣの符号の有効ビットは、符号ビッ
ト位置６からＸＯＲゲート２４に導かれる。ＸＯＲゲー
ト２４の出力はラッチ２６に保持される。従来のやり方
とは対照的に、全加算器２１は単に８３ビットの出力を
与えることに注目されたい。古典的なアプローチでは１
０６ビットより大きいビットを必要とする。したがっ
て、加算器２１のサイズは著しく縮小される。ＬＳＢ増
分器１９は、１６１ビットの結果のうちの最下位の２８
ビットを操作する。かかる結果のうちの最上位の５０ビ
ットはＭＳＢ増分器２３により操作される。さらに、こ
こで、ＬＳＢ増分器１９は加算器２１に桁上げを供給
し、この加算器２１自体は選択された桁上げをゲート２
２を介してＭＳＢ増幅器２３に供給し、このＭＳＢ増幅
器２３はＬＳＢ増分器１９の入力に循環桁上げを供給す
ることにより続いてループを終了することに注意された
い。
【００３０】ＬＳＢ増分器１９を用いてＮ／２の最下位
ビットを処理するということは、本発明のアーキテクチ
ャによるデータ操作には、複合の１６１ビット出力のう
ちの最下位ビット位置への入力としての単一の桁上げビ
ットのみが係ってくるという認識の下になされている。
ビットを処理するということは、本発明のアーキテクチ
ャによるデータ操作には、複合の１６１ビット出力のう
ちの最下位ビット位置への入力としての単一の桁上げビ
ットのみが係ってくるという認識の下になされている。
【００３１】
【表１】
【００３２】例＃１は１０進数６，１０，１１，−６お
よび−１１の２進数形態での１の補数の操作を示す。例
＃１に現われる選択された数の１の補数の加算は、最上
位ビット位置から最下位ビット位置に循環桁上げを与え
る能力を有しなければならないことを示している。１０
と−６との加算例を見られたい。
よび−１１の２進数形態での１の補数の操作を示す。例
＃１に現われる選択された数の１の補数の加算は、最上
位ビット位置から最下位ビット位置に循環桁上げを与え
る能力を有しなければならないことを示している。１０
と−６との加算例を見られたい。
【００３３】ゲート２２の目的は、加算器２１からＭＳ
Ｂ増分器２３へ伝わる桁上げビットを選択的に削除する
ことにある。Ｃオペランドがシフトされて、ウォーレス
ツリー乗算器からの部分積中の符号の位置にビットを整
列、すなわち位置合わせしたときに、桁上げビットは選
択的に削除される。桁上げビットを削除することに対す
る制約は以下の３つの例により定められる。
Ｂ増分器２３へ伝わる桁上げビットを選択的に削除する
ことにある。Ｃオペランドがシフトされて、ウォーレス
ツリー乗算器からの部分積中の符号の位置にビットを整
列、すなわち位置合わせしたときに、桁上げビットは選
択的に削除される。桁上げビットを削除することに対す
る制約は以下の３つの例により定められる。
【００３４】
【表２】
【００３５】例＃２として示した例では、桁上げ保存加
算器で構成されたウォーレスツリー乗算器は、３つの入
力を組合わせて、和の出力および桁上げの出力を提供
し、その結果を、ウォーレスツリー乗算器の順次のステ
ージで、Ｃオペランドの整列済みの値（Ｃ1 ）に加算さ
れる。Ｘ記号はＣオペランドから削除されるビット位置
を示す。その理由は、その位置は乗算された値の符号位
置と整列するからである。ウォーレスツリーの出力は和
および桁上げの２進ビットで構成され、それら自体は全
加算器２１への２つの入力となる。全加算器２１の結果
については符号ビット位置に“１”のビットを伝播させ
ることに注意されたい。本発明によれば、ゲート２２
は、そのような桁上げビットがＭＳＢ増分器２３に伝わ
る前に使用不能となって、そのような桁上げビットを削
除する。
算器で構成されたウォーレスツリー乗算器は、３つの入
力を組合わせて、和の出力および桁上げの出力を提供
し、その結果を、ウォーレスツリー乗算器の順次のステ
ージで、Ｃオペランドの整列済みの値（Ｃ1 ）に加算さ
れる。Ｘ記号はＣオペランドから削除されるビット位置
を示す。その理由は、その位置は乗算された値の符号位
置と整列するからである。ウォーレスツリーの出力は和
および桁上げの２進ビットで構成され、それら自体は全
加算器２１への２つの入力となる。全加算器２１の結果
については符号ビット位置に“１”のビットを伝播させ
ることに注意されたい。本発明によれば、ゲート２２
は、そのような桁上げビットがＭＳＢ増分器２３に伝わ
る前に使用不能となって、そのような桁上げビットを削
除する。
【００３６】
【表３】
【００３７】例＃３として示す例に対しても同様の状態
が存在する。この場合、Ｃ2 のオペランド値が加算され
る。ここでもまた、桁上げビットは、この桁上げビット
が符号位置６に入る時に削除されるが、ここでは、これ
は全加算サイクルに先立つ加算の間に発生する。
が存在する。この場合、Ｃ2 のオペランド値が加算され
る。ここでもまた、桁上げビットは、この桁上げビット
が符号位置６に入る時に削除されるが、ここでは、これ
は全加算サイクルに先立つ加算の間に発生する。
【００３８】
【表４】
【００３９】例＃４として示した例は、ゲート２２が桁
上げを加算器２１からＭＳＢ増分器２３に伝える間、Ｃ
3 のオペランド値を加算する例を示す。この場合、全加
算に先立って演算から生じる桁上げビットは再び削除さ
れるが、全加算の間、第２の桁上げが続くときは、その
ような第２の桁上げは、次の最上位ビットに伝えられ
る。このようにして、加算器２１において発生された桁
上げは、前以ってＭＳＢ増分器２３に入力した時にＣの
値を増分することが適切な場合にのみ伝えられる。
上げを加算器２１からＭＳＢ増分器２３に伝える間、Ｃ
3 のオペランド値を加算する例を示す。この場合、全加
算に先立って演算から生じる桁上げビットは再び削除さ
れるが、全加算の間、第２の桁上げが続くときは、その
ような第２の桁上げは、次の最上位ビットに伝えられ
る。このようにして、加算器２１において発生された桁
上げは、前以ってＭＳＢ増分器２３に入力した時にＣの
値を増分することが適切な場合にのみ伝えられる。
【００４０】図３に示したアーキテクチャにおいて、ラ
ッチ２６に保持された１６１ビットの結果は比較的慣例
のやり方に従って、およびＡ＊Ｂ＋Ｃと定義される数学
的演算に等しい５３ビットの出力として提供される前に
ブロック２７において正規化され、および丸められる。
ッチ２６に保持された１６１ビットの結果は比較的慣例
のやり方に従って、およびＡ＊Ｂ＋Ｃと定義される数学
的演算に等しい５３ビットの出力として提供される前に
ブロック２７において正規化され、および丸められる。
【００４１】パイプラインのアーキテクチャがＡ＊Ｂの
増分乗算を最適化するようにして同時に演算を行うこと
は、以上の記述から明らかである。分割された乗算およ
び時間インターリーブの加算により、全加算器の多数の
最下位ビットの代りに、より小型の乗算器および増分器
の使用が可能となる。最後に、本発明は、桁上げビット
の伝播が適切ではない状態のときには、本発明によらな
ければ、全加算器２１から最上位ビット増分器２３に伝
播してしまうであろう桁上げビットを選択的に削除する
資源を有している。
増分乗算を最適化するようにして同時に演算を行うこと
は、以上の記述から明らかである。分割された乗算およ
び時間インターリーブの加算により、全加算器の多数の
最下位ビットの代りに、より小型の乗算器および増分器
の使用が可能となる。最後に、本発明は、桁上げビット
の伝播が適切ではない状態のときには、本発明によらな
ければ、全加算器２１から最上位ビット増分器２３に伝
播してしまうであろう桁上げビットを選択的に削除する
資源を有している。
【００４２】本発明は特定の実施例にもとづいて記述さ
れ、図示されてきたけれども、本発明が包含する装置お
よび方法は特許請求の範囲の記載に一致していると解釈
すべきである。
れ、図示されてきたけれども、本発明が包含する装置お
よび方法は特許請求の範囲の記載に一致していると解釈
すべきである。
【００４３】
【発明の効果】以上、説明したように、本発明では、パ
イプラインのアーキテクチャは、全加算器への入力に先
立つステージで中間の積と最下位ビットとオペランドＣ
との加算を提供する。それにより、全加算器の有効部分
をより簡潔および小型の増分器回路に置換えることがで
きる。乗算演算を２つまたは３つの部分積演算に分割す
ることで必要な乗算器のサイズを比例的に縮小すること
ができる。
イプラインのアーキテクチャは、全加算器への入力に先
立つステージで中間の積と最下位ビットとオペランドＣ
との加算を提供する。それにより、全加算器の有効部分
をより簡潔および小型の増分器回路に置換えることがで
きる。乗算演算を２つまたは３つの部分積演算に分割す
ることで必要な乗算器のサイズを比例的に縮小すること
ができる。
【図１】古典的な浮動小数点乗算におけるオペランドの
ビット位置の構成を示す図である。
ビット位置の構成を示す図である。
【図２】本発明の実施に従ったビットのオリエンテーシ
ョンを示す図である。
ョンを示す図である。
【図３】本発明の浮動小数点乗算器に対する好適なアー
キテクチャの構成を示すブロック図である。
キテクチャの構成を示すブロック図である。
１，２ 境界線 ３ ファイルレジスタ ４ 位置合わせシフタ／インバータ ６ 符号ビット位置 ７ “Ａ”ラッチ ８ “Ｃ”ラッチ ９ マルチプレクサ １１ “Ｂ”ラッチ １２ ブースエンコーダ １３ 乗算器 １４ “ＣHIGH”ラッチ １６ 和ラッチ １７ 桁上げラッチ １８ ＬＳＢラッチ １９ ＬＳＢ増分器 ２１ 全加算器 ２２ ゲート ２３ ＭＳＢ増分器 ２４ ＸＯＲゲート ２６ ラッチ
フロントページの続き (72)発明者 ファレイドン オズモンド カリム アメリカ合衆国 78681 テキサス州 ラ ウンド ロック ブランチャード ドライ ブ 1606 (72)発明者 クリストファー ハンズ オルソン アメリカ合衆国 78730 テキサス州 オ ースチン ランチ クリーク ドライブ 3649
Claims (7)
- 【請求項１】 小数部がＮビットで構成され、浮動小数
点数値演算（Ａ＊Ｂ＋Ｃ）を実行する浮動小数点演算装
置において、 ＡおよびＢの中のＮ／Ｍ（Ｍは１より大きい整数）の最
下位ビットを用いて第１の部分積を発生する手段と、 ＡおよびＢの中の次のＮ／Ｍビットを用いて第２の部分
積を発生する手段と、 Ｃと前記第１の部分積との和を算出し、その結果から選
択されたビットを第１の増分器に提供し、当該第１の増
分器は前記数値演算のＮ（Ｍ−１）／Ｍの最下位ビット
を受取る手段と、 前記第１の部分積から選択された最上位ビットと、前記
第２の部分積から選択された最上位ビットとの和を２Ｎ
−Ｎ（Ｍ−１）／Ｍビット加算器において算出する手段
とを具えたことを特徴とする浮動小数点演算装置。 - 【請求項２】 前記選択された最上位ビットの和を算出
する手段は桁上げビットを第２の増分器に提供し、前記
第１の増分器から当該桁上げビットを受取ることを特徴
とする請求項１に記載の浮動小数点演算装置。 - 【請求項３】 前記Ｃと第１の部分積との和を算出する
手段は、前記第２の部分積を発生する手段と同時に動作
することを特徴とする請求項１に記載の浮動小数点演算
装置。 - 【請求項４】 小数部がＮビットで構成され、浮動小数
点数値演算（Ａ＊Ｂ＋Ｃ）を実行する浮動小数点演算方
法において、 ＡおよびＢの中のＮ／Ｍ（Ｍは１より大きい整数）の最
下位ビットを用いて乗算器において第１の部分積を発生
するステップと、 ＡおよびＢの中の次のＮ／Ｍビットを用いて前記乗算器
において第２の部分積を発生するステップと、 Ｃと前記第１の部分積との和を算出し、その結果から選
択されたビットを、前記数値演算のＮ（Ｍ−１）／Ｍの
最下位のビットを受取る第１の増分器に提供するステッ
プと、 前記第１の部分積から選択された最上位ビットと、前記
第２の部分積から選択された最上位ビットとの和を２Ｎ
−Ｎ（Ｍ−１）／Ｍビット加算器において算出するステ
ップとを具えたことを特徴とする浮動小数点演算方法。 - 【請求項５】 前記第１の増分器から前記加算器へ桁上
げビットを転送するステップと、前記加算器から第２の
増分器へ桁上げビットを転送するステップとを具えたこ
とを特徴とする請求項４に記載の浮動小数点演算方法。 - 【請求項６】 Ｃと第１の部分積との和を算出する前記
ステップと、前記第２の部分積を発生する前記ステップ
とをほぼ同時に実行することを特徴とする請求項５に記
載の浮動小数点演算方法。 - 【請求項７】 小数部Ａ，ＢおよびＣを用いて浮動小数
点数値演算（Ａ＊Ｂ＋Ｃ）を実行し、結果として生じる
小数部を作成する浮動小数点演算装置において、 ＡおよびＢの中の第１の最下位ビット部分を用いて第１
の部分積を発生する手段と、 ＡおよびＢの中の最下位ビットの次のビットを用いて第
２の部分積を発生する手段と、 Ｃと前記第１の部分積との和を算出し、その和の一部分
を第１の増分器に提供して、前記結果として生じる小数
部の最下位ビット部分を形成する手段と、 前記第１の部分積および前記第２の部分積の和を算出し
て、結果として生じる小数部の残余の部分を形成する手
段とを具えたことを特徴とする浮動小数点演算装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US807697 | 1991-12-16 | ||
| US07/807,697 US5241493A (en) | 1991-12-16 | 1991-12-16 | Floating point arithmetic unit with size efficient pipelined multiply-add architecture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05233228A true JPH05233228A (ja) | 1993-09-10 |
Family
ID=25196981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4304203A Pending JPH05233228A (ja) | 1991-12-16 | 1992-11-13 | 浮動小数点演算装置およびその演算方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5241493A (ja) |
| EP (1) | EP0547835A3 (ja) |
| JP (1) | JPH05233228A (ja) |
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- 1991-12-16 US US07/807,697 patent/US5241493A/en not_active Expired - Fee Related
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1992
- 1992-11-13 JP JP4304203A patent/JPH05233228A/ja active Pending
- 1992-12-09 EP EP19920311237 patent/EP0547835A3/en not_active Withdrawn
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| Publication number | Publication date |
|---|---|
| US5241493A (en) | 1993-08-31 |
| EP0547835A3 (en) | 1993-08-18 |
| EP0547835A2 (en) | 1993-06-23 |
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