JPH02205923A

JPH02205923A - 演算プロセッサ

Info

Publication number: JPH02205923A
Application number: JP2486289A
Authority: JP
Inventors: Shingo Kojima; 小嶋　伸吾
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-02-03
Filing date: 1989-02-03
Publication date: 1990-08-15
Anticipated expiration: 2011-03-27
Also published as: JPH0831024B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、情報処理装置に関し、特に数値演算を行なう
マイクロプロセッサに関する。

〔従来の技術〕

数値演算プロセッサ、特に浮動小数点演算を行なうプロ
セッサにおいては、浮動小数点数の乗算などの場合に仮
数部の積を計算する必要があり、多ビット長の乗算が頻
繁に出現する。この場合、通常の固定小数点数の乗算と
は異なり、ｍビット同士の乗算結果はその上位ｍビット
が出力されればよい。上位ｍビットのみを抽出すること
により失われる積の下位ｍビットは丸められ、演算結果
に精度落ちがあったことが示されるのみとなる。

浮動小数点数の仮数部はＩＥＥＥ７５４　（浮動小数点
演算に関する基準規格）の倍精度フォーマ、トに準拠す
ると５３ビツト、慣例的に採用される拡張精度フォーマ
ットを採用すると６４ビツトにもなり、このビット幅同
士の仮数部を１ステツプで乗算する乗算器は非常に大規
模なノ１−ドウエアとなってしまう。そこで通常は一方
のオペランドをいくつかに分割し、部分積を分割数だけ
繰り返して求め、順次右シフトと加算を繰り返して最終
的な積を計算する。

このような乗算を行なう乗算器の従来例を第５図に示す
。このプロセッサは、乗数を保持する３２ビツトの乗数
レジスタ５０１．被乗数を保持する３２ビツトの被乗数
レジスタ５０２１乗数レジスタ５０１に保持されている
３２ビツト幅のデータを１ワードが１１ビツト幅である
２ワードに分割し、任意のワードを選択するセレクタ５
０３゜１６ビツト×３２ビツト乗算器５０４．４８ビッ
ト加算器５０５．加算器５０５の出力の上位３２ビツト
を保持する中間結果レジスタ５０６．最終的な乗算結果
を保持する結果レジスタ５０７．および制御回路５０８
を有し、制御回路５０８からの指示により内部バス５０
９を介してレジスタ間のデータ転送が行なわれる。

この乗算器の動作を第６図を用いて説明する。

この乗算器は１６ビツト×３２ビツト乗算を２回繰り返
して乗算を行なう。初期状態においては、中間結果レジ
スタ５０６は制御回路５０８によりゼロが設定されてい
る。制御回路５０８は第１回目の乗算に対し、乗数レジ
スタ５０１の下位１６ビ、トな選択するようなセレクタ
５０３を制御する。この１６ビツトの内容なＡ１とする
。乗算器５０４はＢＸＡＩを計算し、部分積Ｃ１を加算
器５０５に送る。中間結果レジスタ５０６の初期状態は
ゼロであるため、部分積ＣＩはゼロと加算され、Ｃ１の
上位３２ビツトがＣＩ’として中間結果レジスタ５０６
に保持される（第６図■参照）。

次のステップで制御回路５０８は乗数レジスタ５０１の
上位１６ビツトを選択するようセレクタ５０３を制御す
る。この１６ビツトの内容をＡ。

とする。乗算器５０４はＢ　Ｘ　Ａ　ｔを計算し、部分
積Ｃ７を加算器５０５に送る（第６図■参照）。

中間結果レジスタ５０６に保持されているＣ　１’を下
位３２ビツトとし、上位１６ビツトをゼロ拡張した４８
ビツトデータを加算器５０５に入力、部分積Ｃ２との和
が計算されＣ１として出力される（第６図■参照）。こ
のＣ１の上位３２ビツトが結果レジスタ５０８に転送さ
れ、乗算終了となる。

第５図の例は３２ビツト同士のオペランドデータを乗算
し、３２ビツトの結果を得ているため、仮数部３２ビツ
トである浮動小数点数の乗算仮数部処理には充分である
。しかしながら、関数演算を浮動小数点演算プロセッサ
に行なわせようとした場合には、仮数部が３２ビツトで
あってもこの乗算器では精度が足りない場合が生ずる。

その例を次に説明する。

指数関数を演算する場合を考える。指数関数は第７図に
示すように底の異なるものでも入力オペランドに定数を
乗することにより、同様の処理で演算することができる
。そのフローチャートを第８図に示す。

第８図で、（ｘ’を整数部ｉと小数部ｆに分解〕というステップ■において、仮数部の精度が３２ビ、ト
以下になる。すなわち、第８図ステップ■の底変換乗算
により、Ｘ′が例えば２’ｘ１．０１Ｑ　ｌ０ＱＩＩＩＱＩＱＱＱＩ　１０１
１１１ｔ（ＩＱｏｌｏＱＩＩＩという値になったとする
。この値は固定小数点で表記すると１０１０１０．０１１１０１０００１１０１１１１１０
００１００１１１であり、整数部：１０１０１０゜小数部：０１１１０１０００１１０１１１１１０００１
００１１１となる。この小数部は２６ビツトしかないた
め、下位６ビツトはすべてゼロになってしまう。

方、第８図■の底変換乗算に用いた定数は、“１０ｇ２
ｔ（ｎ）″という無理数であるため、仮数部３２ビツト
で丸めたデータを使わざるを得なく、底変換乗算結果の
仮数部最下位ビットには誤差が含まれていることになる
。したがって、第８図■整数部小数部分解後に小数部の
下位ビットをゼロ拡張した場合、有効精度は上記例の場
合、２６ビ、トになってしまう。

この誤差はそのまま演算結果に影響するため、第８図ス
テップ■の整数部小数部分解後の小数部に３２ビツトの
有効精度を持たせなげればならず、第８図ステップ■の
底変換乗算を３２ビツトを超える精度で演算させる必要
がある。

幸い、第８図ステップ■の整数部小数部分解による整数
部は最後に結果の指数部に加えられるため、指数部の幅
を超える場合には無条件にオーバーフロー（またはアン
ダーフロー）とできる。

指数部の幅はＩＥＥＥ７５４　（浮動小数点演算に関す
る基準規格）の倍精度フォーマットに準拠すると１１ビ
ツト、慣例的に採用される拡張精度フォーマットを採用
しても１５ビツトであるため、第８図ステップ■の整数
部小数部分解後の小数部は最悪の場合でも１５ビツトの
精度悪化となる。よって、第８図ステップ■の底変換乗
算時に底変換定数として１５ビット下位拡張した４７ビ
、トデータを使い、４７ビツトＸ３２ビツト乗算を行な
えばこの指数関数の誤差は解決できる。

なお、底変換定数は無理数であるため乗数は４７ビツト
必要だが、被乗数は入力オペランドであり、最初から３
２ビツト精度で与えられているため４７ビツトに拡張す
る必要はない。

第５図に示した乗算器は部分積を求めるハードウェアを
２ステップ繰り返すことにより乗算を行なっているため
、上述した指数関数の例の様な一方のオペランドの精度
のみを拡張した拡張精度乗算は繰り返しステップ数を増
加させることにより実現できる。第９図に拡張精度乗算
器の例を示す。この乗算器は第５図の乗数レジスタ５０
１を４８ビツト幅とし、セレクタ５０３を３人力ｌ出力
セレクタとしたものである。この乗算器は、乗数を保持
する４８ビツトの乗数レジスタ９０１゜被乗数を保持す
る３２ビツトの被乗数レジスタ９０２、乗数レジスタ９
０１に保持されている４８ビツト幅のデータを１ワード
が１６ビツト幅である３ワードに分割し、任意のワード
を選択するセレクタ９０３．１６ビツト×３２ビツト乗
算器９０４．４８ビット加算器９０５．加算器９０５の
出力の上位３２ビツトを保持する中間結果レジスタ９０
６．最終的な乗算結果を保持する３２ビツト幅の結果レ
ジスタ９０７．最終的な乗算結果の下位拡張分を保持す
る１６ビツト幅の拡張レジスタ９０８．および制御回路
９０９を有し、制御回路９０９からの指示により内部バ
ス９１０を介してレジスタ間のデータ転送が行なわれる
。

この乗算器の動作を説明する。この乗算器は１６ビツト
×３２ビツト乗算を３回繰り返して乗算を行なう。初期
状態においては、中間結果レジスタ９０６は制御回路９
０９によりゼロが設定されている。制御回路９０９は第
１回目の乗算に対し、乗数レジスタ９０１の下位１６ビ
ツトを選択するようセレクタ９０３を制御する。この１
６ビツトの内容をＡｏとする。乗算器９０４はＢ×Ａｎ
を計算し、部分積Ｃ０を加算器９０５に送る。

中間結果レジスタ９０６の初期状態はゼロであるため、
部分積Ｃ０はゼロと加算され、ＣＯのままで加算器９０
５から出力される。中間結果レジスタ９０６にはその加
算結果の上位３２ビツトがＣ０′　として保持される（
第１０図■参照）。

次のステップで制御回路９０９は乗数レジスタ９０１の
中位１６ビツトを選択するようセレクタ９０３を制御す
る。この１６ビツトの内容をＡ１とする。乗算器９０４
はＢＸＡ、を計算し、部分積Ｃ１を加算器９０５に送る
（第１０図■参照）。

中間結果レジスタ９０６には第１回目の部分積の上位３
２ピツ）　Ｃｏ　’が保持されているため、これを下位
３２ビ、トとし上位１６ビツトをゼロ拡張した４８ビツ
トデータを加算器９０５に入力、部分積Ｃ２との和が計
算され４８ビツト長の加算結果Ｃ１１が出力される。ま
た、中間結果レジスタ９０６にはｃｌ′の上位３２ビツ
トが０１″として保持される（第１０図■参照）。

最後のステップで制御回路９０９は乗数レジスタ９０１
の上位１６ビツトを選択するようセレクタ９０３を制御
する。この１６ビツトの内容なＡ２とする。乗算器９０
４はＢ　Ｘ　Ａ　２を計算し、部分積Ｃ２を加算器９０
５に送る（第１０図■参照）。

中間結果レジスタ９０６には第２回目の部分積の上位３
２ビツト０１″が保持されているため、これを下位３２
ビツトとし上位１６ビツトをゼロ拡張した４８ビツトデ
ータな加算器９０５に入力、部分積Ｃ２との和が計算さ
れ４８ビツト長の加算結果Ｃ２’が出力される（第１０
図■参照）。

このｃ％の上位３２ビツトが結果レジスタ９０７に転送
され、乗算終了となる。また、Ｃ２の下位１６ビツトを
拡張レジスタ９０８に保持しておき、前記指数関数演算
の例における第８図の■の処理で小数部を生成する時に
整数部除去によって空いた下位ビットに代入することに
より３２ビツト精度を維持できる。

〔発明が解決しようとする課題〕

上記した従来の方式では出現頻度の低い拡張精度乗算の
ためにｍビットを超える幅の内部バス。

乗算レジスタおよびセレクタを用意せねばならず、ハー
ドウェアが増加してしまうという欠点を有する。

〔課題を解決するための手段〕

本発明によるデータプロセッサの拡張精度乗算器は、乗
数を保持する第１のオペランドレジスタと、被乗数を保
持する第２のオペランドレジスタと、前記第１のオペラ
ンドレジスタに保持されているｍビット幅のデータを１
ワードが（ｍ／ｎ）ビット幅であるｎワードに分割、選
択するセレクタと、前記セレクタの出力と前記第２のオ
ペランドレジスタの内容の積を計算する乗算器と、前記
乗算器の出力を累算する加算器と、前記セレクタ、前記
乗算器および前記加算器を制御する制御手段とを有して
いる。

かくして、本発明では、乗数レジスタとセレクタのビッ
ト幅を広げることにより実現していた拡張精度乗算を、
乗数レジスタとセレクタのビット幅は広げずに時系列で
乗数の下位拡張分を与えることにより実現している。

〔実施例〕

以下、図面を参照しながら本発明を詳細に述べる。

第１図に本発明の拡張精度乗算方式を施す乗算器の一実
施例を示す。なお、これは第５図に示した拡張精度乗算
を行なわない場合の乗算器に乗算結果を下位拡張用レジ
スタを加えたのみの構成となっている。この乗算器は、
乗数を保持する３２ビツトの乗数レジスタ１０１．被乗
数を保持する３２ビツトの被乗数レジスタ１０２１乗数
レジスタ１０１に保持されている３２ビツト幅のデータ
を１ワードが１６ビツト幅である２ワードに分割し、制
御回路１０９からの指定に従って選択するセレクタ１０
３．１６ビツト×３２ビツト乗算器１０４．４８ビット
加算器１０５．加算器１０５の出力の上位３２ビツトを
保持する中間結果レジスタ１０６．最終的な乗算結果を
保持する結果レジスタ１０７．最終的な乗算結果の下位
拡張分を保持する拡張レジスタ１０８、および制御回路
１０９を有し、制御回路１０９の指示に従って内部レジ
スタ間のデータ転送は内部バス１１０を介して行なわれ
る。なお、制御回路１０９から各ハードウェアに接続し
ている制御信号線は、図が複雑になるため省略した。ま
た、通常の３２ビツト×３２ビツト乗算を行なう動作は
上述した第５図の乗算器の場合とまったく同様であるた
め、説明を省略する。

第９図、第１０図の例と同様の拡張精度乗算を行なう場
合の動作を第２図を使って説明する。

いま、３２ビツト長データＢと４８ビツト長データＡの
積を計算し、３２ビツト長の乗算結果と１６ビツト長の
乗算結果下位拡張分を得る場合を考える。４８ビツト長
データＡの下位１６ビツトなＡｏ、中位１６ビツトをＡ
　１ｇ上位１６ビツトなＡ２とする。また、内部ハード
ウェアは内部バス１１０も含め、すべて３２ビツト幅で
あるため、４８ビツト長データＡは上位３２ビツト（Ａ
２゜ＡＩ）と下位１６ビツト（Ａｏ）とを分けて用意し
、内部バス１１０によって別々に転送するものとする。

まず、乗算開始前に制御回路１０９は初期設定として中
間結果レジスタ１０６にゼロを入れてお＜（２０１）。

乗数レジスタ１０１にＡｏを下位１６ビツトとして持つ
乗数データを入れ（２０２）、被乗数レジスタ１０２に
はＢを入れて（２０３）乗算を開始する。

第１回目の部分積計算ステップで制御回路１０９は乗数
レジスタ１０１の下位１６ビツトを選択するようにセレ
クタ１０３を設定する（２０４）。これにより八〇とＢ
ｏが乗算器１０４に送られ、４８ビツトの部分積Ｃ０が
出力される（２０５，２０６）。

Ｃ０は加算器１０５に送られるが、中間結果レジスタ１
０６はゼロに初期設定されているめ、加算器１０５はＣ
０をそのまま出力する（２０７）。Ｃ０の下位１６ビツ
トは失われ、上位３２ビツトのみが中間結果レジスタ１
０６に００′　として保持される（２０８）。

第２回目の部分積計算ステップで制御回路１０９は、Ａ
１を下位１６ビツトとして持ち、Ａ２を上位１６ビツト
として持つ３２ビツトの乗数データを乗数レジスタ１０
１に入れ（２０９）、乗数レジスタ１０１の下位１６ビ
ツトを選択するようにセレクタ１０３を設定する（２１
０）。被乗数レジスタ１０２にはＢが保持されたままで
あるため％ＡｌとＢが乗算器１０４に送られ、４８ビツ
トの部分積Ｃ０が出力される（２１１，２１２）。ＣＩ
は加算器１０５に送られ、中間結果レジスタ１０６のＣ
ｏ’を下位３２ビツトとし、上位１６ビツトをゼロ拡張
した４８ビツトデータと加算される（２１２）。

加算結果の４８ビツトデータ（２１４）は第１回目と同
様に下位１６ビツトが失われ、上位３２ビツトのみが中
間結果レジスタ１０６に０１′　として保持される（２
１５）。

第３回目の部分積計算ステップでは制御回路１０９は、
乗数レジスタ１０１を変化させず（２１６）、乗数レジ
スタ１０１の上位１６ビツトを選択するようにセレクタ
１０３を設定する（２１７）。被乗数レジスタ１０２に
はＢが保持されたままであるため％Ａ１とＢが乗算器１
０４に送られ、４８ビツトの部分積Ｃ３が出力される（
２１８，２１９）。Ｃ２は加算器１０５に送られ、中間
結果レジスタ１０６のｃ１′を下位３２ビツトとし、上
位１６ビツトをゼロ拡張した４８ビツトデータと加算さ
れる（２２０）。加算結果の４８ビツトデータ（２２１
）は上位３２ビツトが結果レジスタ１０７に０２’　と
して保持され（２２２，’２２３）、下位１６ビツトが
拡張レジスタ１０８にＯＬとして保持される（２２４．
２２５）。

以上の３ステツプで拡張精度乗算が実行できる。

前述したように指数関数の底変換乗算など、４８ビツト
長のデータであるＡが４９ビツト以上のデータを丸めて
作られたデータであって場合にも、その最下位１ビツト
の丸め誤差の影響はＣ０の下位３２ビツト→Ｃ０′の下
位１６ビツト→Ｃ１＋　Ｃｏ　’の下位１６ビツトとなり、さらに第２回目の加算結果２１４（Ｃ＋＋Ｃｏ
’　）が中間結果レジスタ１０６に保持される（２１５
：Ｃ＋’）段階で誤差を含む下位１６ビツトが失われる
ため、最終的な乗算結果Ｃ２＋ＣＬには最初の４８ビツ
ト長乗数の丸め誤差は含まれないことになる。

以上の方式により、従来と同じ規模の７１−ドウエアで
必要な場合のみ拡張精度乗算が可能となる。

上述の実施例では比較的簡単な構成の乗算器に本発明の
拡張精度乗算方式を施した例を示したが、よりビット幅
の広い乗算器に対して、かつ複数のワードを乗数の拡張
部分とする場合も同様の方法により拡張精度乗算を行な
わせることが可能である。以下、５４ビツト長の乗数デ
ータを１ワードあたり９ビツトとして６ワードに分割し
、９ビツト×５４ビツトの乗算を６回繰り返すことによ
り５４ビツト長のデータ同士の乗算を行なう乗算器にお
いて、部分積計算の繰り返し数を８回として７２ビツト
×５４ビツトの拡張精度乗算を行なう例を説明する。

第３図にその乗算器を本発明の他の実施例として示す。

この乗算器は、乗数レジスタ３０１．被乗数レジスタ３
０２．５４ビツト長の乗数レジスタ３０１を９ビツトご
とに６分割し、制御回路からの指定により選択するセレ
クタ３０３、およびセレクタ３０３からの９ビツト長デ
ータと被乗数レジスタ３０２からの５４ビツト長データ
の積を計算し、６３ビツト長データとして出力する９ビ
ット×５４ビット乗算器３０４を有する。さらに、５４
ビツト加算器３０５を有し、これは乗算器３０４の出力
の上位５４ビツトを一方のオペランドとし、加算器３０
５自体の５５ビツト長出力の上位４６ビツトを下位４６
ビツトとして上位８ビツトをゼロ拡張した５４ビツト長
データを他方のオペランドとして加算を行ない、さらに
加算器３０７からのキャリー信号を最下位ビットに加え
たのちに５５ビツト長の結果を出力する（桁溢れがあり
得るため５５ビツト長となる）。加算器３０５の出力は
５５ビツト長の結果レジスタ３０６で保持される。３０
７は１８ビツト加算器であり、乗算器３０４の出力の下
位９ビツトを上位９ビツトとし、下位９ビツトをゼロと
した１８ビツト長データを一方のオペランドとし、加算
器３０７自体の１８ビツト長出力の上位９ビツトを下位
９ビツトとし、加算器３０５の出力の下位９ビツトを上
位９ビツトとした１８ビツト長データを他方のオペラン
ドとして加算を行ない、１８ビツト長となる結果を出力
する。また、キャリーは加算器３０５に入力される。３
０８は加算器３０７の出力を保持する１８ビツト長の結
果レジスタである。なお、内部バスおよび制御回路は上
述した実施例と同様であるため省略した。

まず第３図と第４図Ａを用いて拡張精度乗算を行なわな
い場合の動作を説明する。

この乗算器は乗算器３０４による９×５４ビット乗算と
加算器３０５および加算器３０７による部分積の累算を
６回繰り返すことにより５４Ｘ５４ビット乗算を実現す
る。第１回目のループでは加算器３０５および加算器３
０７には制御回路によりゼロがフィードバックされるも
のとする。

まず第１回目のループにおいて乗算器３０４は被乗算レ
ジスタ３０２の被乗数データＢ　（４０１）と乗数レジ
スタ３０１からセレクタ３０３によって選択された下位
９ビツトデータＡ＋（４０２）を乗算し、６３ビツトの
積（４０３）を得る。積４０３は上位５４ビツトが加算
器３０５へ、下位９ビツトが加算器３０７へそれぞれ送
られ、第１回目のループであるためにゼμと加算されて
、それぞれ５５ビツトの和（４０４）と１８ビツトの和
（４０５）が出力される。（第４図Ａ中に印した■、■
、・・・などの記号は加算器にフィードバックされるデ
ータがどの演算から生じたものであるかを明示するため
のものである。）次の第２回目のループにおいて乗算器３０４は被乗数レ
ジスタ３０２の被乗数データＢ（４０６）と乗数レジス
タ３０１からセレクタ３”０３によって選択された２ワ
ード目の９ビツトデータＡ２（４０７）を乗算し、６３
ビツトの積（４０８）を得る。積４０８は上位５４ビツ
トが加算器３０５へ、下位９ビツトが加算器３０７へそ
れぞれ送られる。

加算器３０７においては第１回ループによる加算器３０
５からの出力４０４の下位９ビツト（４１１）を上位９
ビツトとし、同じく第１回ループによる加算器３０７か
らの出力４０５の上位９ビツト（４１２）を下位９ビツ
トとした１８ビツトデータと、積４０８の下位９ビツト
を上位９ビツトとし、下位９ビツトをゼロとした１８ビ
ツトデータを加算し、キャリーがあった場合には加算器
３０５に送る。また加算器３０５においては第１回ルー
プによる加算器３０５からの出力４０４の上位４６ビツ
ト（４０９）を下位４６ビツトとし、上位８ビツトをゼ
ロ拡張した５４ビツトデータと積４０８の上位５４ビツ
ト（４１０）が加算され、さらに加算器３０７からのキ
ャリーが加えられる。

以下、同様に第３回ループから第６回ループまでが実行
され、最終的に結果レジスタ３０６に５４ビツト×５４
ビツトの乗算結果が残ることになる。また、拡張レジス
タ３０８には結果レジスタ３０６のさらに下位１８ビツ
トが保持されているが、乗数が５４ビツトを超えるデー
タを丸めて作られたデータである場合には第４図Ｂに示
すように拡張レジスタ３０８の内容は誤差を含む乗数の
最下位ビットから生じたものであり、不正確であること
がわかる。（第４図Ｂにおける網かけ部分が最下位の誤
差の影響を受けている範囲である。）つぎに第３図の乗算器に本発明による拡張精度乗算方式
を施した場合の動作を説明する。

１回ずつの部分乗算−累算ループは拡張精度乗算を行な
わない場合とまったく同様である。異なる動作は乗数の
最下位ワード（４０２）を選択するループ前に、乗数の
下位拡張分１８ビットを持つデータを乗数レジスタ３０
１に用意し、その２ワードそれぞれに対して２回部分乗
算−累算ループを実行することである（第４図Ｃ参照）
。このように制御することにより、７２ビツト×５４ビ
ツトの乗算を行ない、７４ビツト長の結果を得ることが
できる。また、乗数である７２ビツトデータの最下位ビ
ットに丸め誤差が含まれている場合にも第４図Ａの例と
異なり、拡張レジスタまで正しい結果が戻されているこ
とを第４図Ｂと同じ形で第４図りに示す。（網かけ部分
が誤差の影響を受けている範囲である。）〔発明の効果〕本発明の拡張精度乗算方式により、ハードウェアの拡張
を行なわずに必要な場合にのみ、拡張精度乗算を実現す
ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
本実施例の動作説明図、第３図は本発明の他の実施例を
示すブロック図、第４図Ａは第３図の乗算器による通常
精度乗算の動作説明図、第４図Ｂは第３図の乗算器によ
る通常精度乗算の場合の誤差の動き図、第４図Ｃは第３
図の乗算器による拡張精度乗算の動作説明図、第４図り
は第３図の乗算器による拡張精度乗算の場合の誤差の動
き図、第５図は従来例のブロック図、第６図は第５図の
乗算器の動作説明図、第７図は指数関数の底変換乗算の
説明図、第８図は指数関数のフローチャート、第９図は
他の従来例のプロ、り図、第１０図は第９図の乗算器の
動作説明図である。代理人　弁理士　　内　原　　　晋翳図第区１ハｅ　ｘ　＝２　Ｆｘとすると１ｏｇｚ（ｅＫ）＝ｌＯｇｚ　（２ＫＫ）Ｘ　。ｏｇ２ｅ二に−Ｘ＝　１ｆ１２ｅ −・・（淀拉）＋’＋　ｅＸ　＝　２　＋ａ＠２（ｅ＞・Ｘｌ　０　×
＝　２　ｋＫとするとＩＱｌｉ’ｚ（／ＱＸ）−’− ｏＱｚ（２”’ンＸ　・１ｏＱｚｌ。＝に−ｘ＝ｌ　Ｑｇ、Ｉ　Ｏ（＆＊）ｙ１５．ｖ率しする才旨砲Ｕ■１之をカシおし乞イ大、
て’Ｚ”ｌ”９４１ざ「る倹」第凹磐ス手図

Claims

【特許請求の範囲】

ａビット長の乗数を保持する第１のオペランドレジスタ
と、ｂビット長の被乗数を保持する第２のオペランドレ
ジスタと、前記第１のオペランドレジスに保持されてい
るデータを１ワードが（ａ／ｎ）ビット幅であるｎワー
ドに分割、選択するセレクタと、前記セレクタの出力と
前記第２のオペランドレジスタの内容の積を計算する（
ａ／ｎ）ビット×ｂビット乗算器と、前記乗算器の出力
を累算する加算器と、前記第１のオペランドレジスタ、
前記セレクタ、前記乗算器、前記加算器を制御する制御
手段とを有し、前記制御手段により乗数の下位拡張部分
を乗数レジスタに転送し、前記セレクタが下位ワードか
ら順に１ワード選択するごとに前記乗算器、前記加算器
を動作させ、乗数の下位拡張部分に対する演算が終ると
乗数の上位ａビットを乗数レジスタに転送し、前記セレ
クタが下位ワードから順に１ワード選択するごとに前記
乗算器、前記加算器を動作させることにより、拡張精度
乗算を行なうことを特徴とする演算プロセッサ。