JPH05234363A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05234363A JPH05234363A JP4069694A JP6969492A JPH05234363A JP H05234363 A JPH05234363 A JP H05234363A JP 4069694 A JP4069694 A JP 4069694A JP 6969492 A JP6969492 A JP 6969492A JP H05234363 A JPH05234363 A JP H05234363A
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- selection signal
- cell array
- signal
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Abstract
(57)【要約】
【目的】 メモリセルアレイ選択信号発生回路から出力
される昇圧レベルの選択信号がセンス開始時にレベルダ
ウンしても、データ読み出し後の再書き込み等に悪影響
を及ぼさない半導体記憶装置を得る。 【構成】 シェアド型センスアンプ３５に与えられ、該
シェアド型センスアンプ３５で区切られたメモリセルア
レイ３４，３８の何れか一方を選択するメモリセルアレ
イ選択信号Ｓ１l ，Ｓ１u を発生するメモリセルアレイ
選択信号発生回路４２内の該メモリセルアレイ選択信号
Ｓ１l ，Ｓ１u の元となる基準選択信号Ｓ１を発生する
グローバルＳ１発生回路８に、センス開始時に発生する
信号に基づいて該基準選択信号Ｓ１を昇圧する昇圧回路
１３を設ける。
される昇圧レベルの選択信号がセンス開始時にレベルダ
ウンしても、データ読み出し後の再書き込み等に悪影響
を及ぼさない半導体記憶装置を得る。 【構成】 シェアド型センスアンプ３５に与えられ、該
シェアド型センスアンプ３５で区切られたメモリセルア
レイ３４，３８の何れか一方を選択するメモリセルアレ
イ選択信号Ｓ１l ，Ｓ１u を発生するメモリセルアレイ
選択信号発生回路４２内の該メモリセルアレイ選択信号
Ｓ１l ，Ｓ１u の元となる基準選択信号Ｓ１を発生する
グローバルＳ１発生回路８に、センス開始時に発生する
信号に基づいて該基準選択信号Ｓ１を昇圧する昇圧回路
１３を設ける。
Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置に関
し、特に、シェアド型センスアンプを有する半導体記憶
装置に関するものである。
し、特に、シェアド型センスアンプを有する半導体記憶
装置に関するものである。
【０００２】
【従来の技術】図６は、従来の半導体記憶装置における
シェアド型センスアンプとその周辺部とを示す概略図で
あり、図において、７はシェアド型センスアンプであ
り、該シェアド型センスアンプ７は、該シェアド型セン
スアンプ７で区切られた図示しない２つのメモリセルア
レイの一方の側、例えば、下位のメモリセルアレイに対
してＮチャネル型ＭＯＳトランジスタ２及びビット線対
１を介して接続され、また、この下位のメモリセルアレ
イとは異なる他方のメモリセルアレイ、即ち、上位のメ
モリセルアレイに対してＮチャネル型ＭＯＳトランジス
タ４及びビット線対３を介して接続されている。また、
上記Ｎチャネル型ＭＯＳトランジスタ２，４には、上記
ビット線対１，３をシェアド型センスアンプ７でセンス
可にするか、或いは、センス不可にするかを選択する選
択信号Ｓ１l ，Ｓ１u が入力される信号線５，６がそれ
ぞれ接続されている。
シェアド型センスアンプとその周辺部とを示す概略図で
あり、図において、７はシェアド型センスアンプであ
り、該シェアド型センスアンプ７は、該シェアド型セン
スアンプ７で区切られた図示しない２つのメモリセルア
レイの一方の側、例えば、下位のメモリセルアレイに対
してＮチャネル型ＭＯＳトランジスタ２及びビット線対
１を介して接続され、また、この下位のメモリセルアレ
イとは異なる他方のメモリセルアレイ、即ち、上位のメ
モリセルアレイに対してＮチャネル型ＭＯＳトランジス
タ４及びビット線対３を介して接続されている。また、
上記Ｎチャネル型ＭＯＳトランジスタ２，４には、上記
ビット線対１，３をシェアド型センスアンプ７でセンス
可にするか、或いは、センス不可にするかを選択する選
択信号Ｓ１l ，Ｓ１u が入力される信号線５，６がそれ
ぞれ接続されている。
【０００３】一方、図７は、上記シェアド型センスアン
プ７に対して、下位及び上位のメモリセルアレイを選択
する選択信号Ｓ１l ，Ｓ１u を発生するメモリセルアレ
イ選択信号発生回路を示すブロック図であり、図におい
て、８は上記選択信号Ｓ１l，Ｓ１u の元となる基準選
択信号Ｓ１を発生させるグローバルＳ１発生回路であ
り、該グローバルＳ１発生回路８は、該信号Ｓ１を発生
し、これを“Ｈ”レベルに維持するＳ１サステイン回路
９と該Ｓ１サステイン回路９で発生した上記信号Ｓ１を
／ＲＡＳ系の信号によって昇圧するための昇圧回路１０
とで構成されている。また、１１はローカルＳ１発生回
路であり、該ローカルＳ１発生回路１１は、上記グロー
バルＳ１発生回路８から発生した信号Ｓ１と、記憶装置
内に取り込まれた行アドレスが下位のメモリセル中の行
か上位のメモリセル中の行かを示すデコード信号とが入
力され、入力された上記Ｓ１信号を昇圧レベルの選択信
号と“Ｌ”レベルの選択信号との２つの選択信号（選択
信号Ｓ１l ，Ｓ１u ）に分けて出力するよう構成されて
いる。
プ７に対して、下位及び上位のメモリセルアレイを選択
する選択信号Ｓ１l ，Ｓ１u を発生するメモリセルアレ
イ選択信号発生回路を示すブロック図であり、図におい
て、８は上記選択信号Ｓ１l，Ｓ１u の元となる基準選
択信号Ｓ１を発生させるグローバルＳ１発生回路であ
り、該グローバルＳ１発生回路８は、該信号Ｓ１を発生
し、これを“Ｈ”レベルに維持するＳ１サステイン回路
９と該Ｓ１サステイン回路９で発生した上記信号Ｓ１を
／ＲＡＳ系の信号によって昇圧するための昇圧回路１０
とで構成されている。また、１１はローカルＳ１発生回
路であり、該ローカルＳ１発生回路１１は、上記グロー
バルＳ１発生回路８から発生した信号Ｓ１と、記憶装置
内に取り込まれた行アドレスが下位のメモリセル中の行
か上位のメモリセル中の行かを示すデコード信号とが入
力され、入力された上記Ｓ１信号を昇圧レベルの選択信
号と“Ｌ”レベルの選択信号との２つの選択信号（選択
信号Ｓ１l ，Ｓ１u ）に分けて出力するよう構成されて
いる。
【０００４】以下、センス動作について詳しく説明す
る。図示しないアドレス入力端子から取り込まれた行ア
ドレスが図示しない下位のメモリセルアレイ中の行であ
る場合は、選択信号Ｓ１l が／ＲＡＳ系信号により昇圧
されたレベルとなり、選択信号Ｓ１u が“Ｌ”にされる
ことによって、Ｎチャネル型ＭＯＳトランジスタ２がシ
ェアド型センスアンプ７と導通状態になり、ビット線対
１がセンス開始される。そして、この時、Ｎチャネル型
ＭＯＳトランジスタ４はＯＦＦであり、ビット線対３は
シェアド型センスアンプ７から切り離される。
る。図示しないアドレス入力端子から取り込まれた行ア
ドレスが図示しない下位のメモリセルアレイ中の行であ
る場合は、選択信号Ｓ１l が／ＲＡＳ系信号により昇圧
されたレベルとなり、選択信号Ｓ１u が“Ｌ”にされる
ことによって、Ｎチャネル型ＭＯＳトランジスタ２がシ
ェアド型センスアンプ７と導通状態になり、ビット線対
１がセンス開始される。そして、この時、Ｎチャネル型
ＭＯＳトランジスタ４はＯＦＦであり、ビット線対３は
シェアド型センスアンプ７から切り離される。
【０００５】図８は、上記センス動作時のタイミングチ
ャートであり、上記センス動作の開始時にＳｌがＲＡＳ
信号によって昇圧された後、ビット線対（ＢＬ，／Ｂ
Ｌ）１，３が“Ｌ”に引かれた時に、上記昇圧レベルと
なったＳｌが一時的にレベルダウンすることを示してい
る。
ャートであり、上記センス動作の開始時にＳｌがＲＡＳ
信号によって昇圧された後、ビット線対（ＢＬ，／Ｂ
Ｌ）１，３が“Ｌ”に引かれた時に、上記昇圧レベルと
なったＳｌが一時的にレベルダウンすることを示してい
る。
【０００６】尚、上記動作では、下位のメモリセルアレ
イ側の行が選択された場合を示したが、上位のメモリセ
ルアレイ側の行が選択される場合は、選択信号Ｓ１l と
選択信号Ｓ１u の状態が入れ替わり、即ち、選択信号Ｓ
１u が昇圧レベル、選択信号Ｓ１l が“Ｌ”レベルにな
ることにより、昇圧されるビット線対と切り離されるビ
ット線対が上記と反対になって、ビット線対３がセンス
開始される。また、上記説明においてＳ１l およびＳ１
u はスタンバイ状態ではいずれも“Ｈ”とし、この時、
ビット線対１，ビット線対３がいずれもシェアド型セン
スアンプ７と導通状態にあるものとしたが、これは特に
限定されるものではない。
イ側の行が選択された場合を示したが、上位のメモリセ
ルアレイ側の行が選択される場合は、選択信号Ｓ１l と
選択信号Ｓ１u の状態が入れ替わり、即ち、選択信号Ｓ
１u が昇圧レベル、選択信号Ｓ１l が“Ｌ”レベルにな
ることにより、昇圧されるビット線対と切り離されるビ
ット線対が上記と反対になって、ビット線対３がセンス
開始される。また、上記説明においてＳ１l およびＳ１
u はスタンバイ状態ではいずれも“Ｈ”とし、この時、
ビット線対１，ビット線対３がいずれもシェアド型セン
スアンプ７と導通状態にあるものとしたが、これは特に
限定されるものではない。
【０００７】
【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されており、センス開始時にビット
線対（ＢＬ，／ＢＬ）１，３が“Ｌ”に引かれると、一
旦電源電圧（以下、Ｖccと称す。）＋／ＲＡＳ系信号に
よって昇圧される電位分（以下、αと称す。）にまで昇
圧された選択信号Ｓ１が上記ビット線対１，３の容量カ
ップリングによって一時的にレベルダウンするため、ロ
ーカルＳ１発生回路１１から該選択信号Ｓ１に基づいて
出力される昇圧レベルの選択信号（選択信号Ｓ１l また
はＳ１u ）も一時的にレベルダウンし、Ｖcc＋Ｎチャン
ネル型ＭＯＳトランジスタ２，４のスレッショルド電圧
（以下、Ｖthと称す。）よりも低い電圧レベルにレベル
ダウンすることがあり、データ読み出し後の再書き込み
等の際に正しいデータを書き込むことができなくなると
いう問題点があった。
は以上のように構成されており、センス開始時にビット
線対（ＢＬ，／ＢＬ）１，３が“Ｌ”に引かれると、一
旦電源電圧（以下、Ｖccと称す。）＋／ＲＡＳ系信号に
よって昇圧される電位分（以下、αと称す。）にまで昇
圧された選択信号Ｓ１が上記ビット線対１，３の容量カ
ップリングによって一時的にレベルダウンするため、ロ
ーカルＳ１発生回路１１から該選択信号Ｓ１に基づいて
出力される昇圧レベルの選択信号（選択信号Ｓ１l また
はＳ１u ）も一時的にレベルダウンし、Ｖcc＋Ｎチャン
ネル型ＭＯＳトランジスタ２，４のスレッショルド電圧
（以下、Ｖthと称す。）よりも低い電圧レベルにレベル
ダウンすることがあり、データ読み出し後の再書き込み
等の際に正しいデータを書き込むことができなくなると
いう問題点があった。
【０００８】この発明は上記のような問題点を解消する
ためになされたもので、センス開始時に、ビット線対が
“Ｌ”に引かれ、メモリセルアレイ選択信号発生回路か
ら出力される昇圧レベルの選択信号の電圧レベルがレベ
ルダウンしても、データ読み出し後の再書き込み等の際
に悪影響を与えず、正しいデータを書き込むことができ
る半導体記憶装置を得ることを目的とする。
ためになされたもので、センス開始時に、ビット線対が
“Ｌ”に引かれ、メモリセルアレイ選択信号発生回路か
ら出力される昇圧レベルの選択信号の電圧レベルがレベ
ルダウンしても、データ読み出し後の再書き込み等の際
に悪影響を与えず、正しいデータを書き込むことができ
る半導体記憶装置を得ることを目的とする。
【０００９】
【課題を解決するための手段】この発明にかかる半導体
記憶装置は、シェアド型センスアンプに与えられ、該シ
ェアド型センスアンプで区切られたメモリセルアレイの
何れか一方を選択するメモリセルアレイ選択信号を発生
するメモリセルアレイ選択信号発生回路内に、センス開
始時に発生する信号に基づいて該メモリセルアレイ選択
信号を昇圧する昇圧回路を設けたものである。
記憶装置は、シェアド型センスアンプに与えられ、該シ
ェアド型センスアンプで区切られたメモリセルアレイの
何れか一方を選択するメモリセルアレイ選択信号を発生
するメモリセルアレイ選択信号発生回路内に、センス開
始時に発生する信号に基づいて該メモリセルアレイ選択
信号を昇圧する昇圧回路を設けたものである。
【００１０】
【作用】この発明においては、メモリセルアレイの一方
を選択する昇圧レベルのメモリセルアレイ選択信号が／
ＲＡＳ系信号とセンス開始時に発生する信号とに基づい
て２段階に昇圧されるため、センス開始時にビット線対
が“Ｌ”に引かれて、該選択信号の電圧レベルが低下し
ても、データ読み出し後の再書き込み等に悪影響を及ぼ
す程度までレベルダウンすることが無くなる。
を選択する昇圧レベルのメモリセルアレイ選択信号が／
ＲＡＳ系信号とセンス開始時に発生する信号とに基づい
て２段階に昇圧されるため、センス開始時にビット線対
が“Ｌ”に引かれて、該選択信号の電圧レベルが低下し
ても、データ読み出し後の再書き込み等に悪影響を及ぼ
す程度までレベルダウンすることが無くなる。
【００１１】
【実施例】以下、この発明の一実施例を図について説明
する。図３は、この発明の一実施例による半導体記憶装
置の構成を示すブロック図であり、図において、３０は
半導体記憶装置であり、３１はアドレス信号が入力され
るアドレス端子、３２はアドレス信号を行及び列アドレ
スデコーダ３３，３６に伝えるアドレスバッファであ
り、該行及び列アドレスデコーダ３３，３６は入力され
たアドレス信号によって、シェアド型センスアンプ３５
で区分されたメモリセルアレイ３４，３８内の任意のセ
ルが選択される。一方、４０はデータ入出力端子、３９
はデータ入出力バッファ、３７はＩ／Ｏバスであり、外
部データが該データ入出力端子４０を通して半導体記憶
装置３０に入力され、該データ入出力バッファ３９，Ｉ
／Ｏバス３７により、上記メモリセルアレイ３４，３８
内の選択された任意のセルに対してデータを書き込み、
また、上記メモリセルアレイ３４，３８内の選択された
任意のセルのデータが該Ｉ／Ｏバス３７，該データ入出
力バッファ３９によって該データ入出力端子４０を通し
て外部に読み出される。また、４１はタイミング発生
部、３３はクロック端子であり、上記書き込み及び読み
出し動作を制御する信号がクロック端子を通してタイミ
ング発生部４１に与えられ、該タイミング発生部４１に
より書き込み及び読み出し動作のタイミングが制御され
る。また、４２は上記シェアド型センスアンプ３５に対
して、上記２つのメモリセルアレイ３４，３８を選択す
る信号を与えるメモリセルアレイ選択信号発生回路であ
る。
する。図３は、この発明の一実施例による半導体記憶装
置の構成を示すブロック図であり、図において、３０は
半導体記憶装置であり、３１はアドレス信号が入力され
るアドレス端子、３２はアドレス信号を行及び列アドレ
スデコーダ３３，３６に伝えるアドレスバッファであ
り、該行及び列アドレスデコーダ３３，３６は入力され
たアドレス信号によって、シェアド型センスアンプ３５
で区分されたメモリセルアレイ３４，３８内の任意のセ
ルが選択される。一方、４０はデータ入出力端子、３９
はデータ入出力バッファ、３７はＩ／Ｏバスであり、外
部データが該データ入出力端子４０を通して半導体記憶
装置３０に入力され、該データ入出力バッファ３９，Ｉ
／Ｏバス３７により、上記メモリセルアレイ３４，３８
内の選択された任意のセルに対してデータを書き込み、
また、上記メモリセルアレイ３４，３８内の選択された
任意のセルのデータが該Ｉ／Ｏバス３７，該データ入出
力バッファ３９によって該データ入出力端子４０を通し
て外部に読み出される。また、４１はタイミング発生
部、３３はクロック端子であり、上記書き込み及び読み
出し動作を制御する信号がクロック端子を通してタイミ
ング発生部４１に与えられ、該タイミング発生部４１に
より書き込み及び読み出し動作のタイミングが制御され
る。また、４２は上記シェアド型センスアンプ３５に対
して、上記２つのメモリセルアレイ３４，３８を選択す
る信号を与えるメモリセルアレイ選択信号発生回路であ
る。
【００１２】一方、図１は図３中のメモリセルアレイ選
択信号発生回路４２の回路構成を示すブロック図であ
り、図において、図７と同一符号は同一または相当する
部分を示し、１２はＳ１サステイン回路９で発生し、昇
圧回路１０によって昇圧された選択信号Ｓ１をさらにセ
ンス信号によって昇圧するための昇圧回路である。尚、
この半導体記憶装置においてシェアド型センスアンプ３
５とその周辺部の構成は、図６に示す従来の半導体記憶
装置のそれと同様の構成からなっている。
択信号発生回路４２の回路構成を示すブロック図であ
り、図において、図７と同一符号は同一または相当する
部分を示し、１２はＳ１サステイン回路９で発生し、昇
圧回路１０によって昇圧された選択信号Ｓ１をさらにセ
ンス信号によって昇圧するための昇圧回路である。尚、
この半導体記憶装置においてシェアド型センスアンプ３
５とその周辺部の構成は、図６に示す従来の半導体記憶
装置のそれと同様の構成からなっている。
【００１３】次に、センス動作について説明する。行ア
ドレス信号が取り込まれてからセンス開始されるまでの
動作は、従来と同様であるのでここでは説明を省略す
る。図４，図５は上記半導体記憶装置におけるセンス動
作時のタイミングチャートであり、図４はグローバルＳ
１発生回路８で発生する基準選択信号Ｓ１のタイミング
を示し、図５は該基準選択信号Ｓ１をもとにしてローカ
ルＳ１発生回路１１から発生するメモリセルアレイ選択
信号Ｓ１l ，Ｓ１u のタイミングを示している。図４に
示すように、Ｓ１サステイン回路９で発生し、昇圧回路
１０によって昇圧された基準選択信号Ｓ１は、センス動
作が開始すると、センス開始時に発生するセンス信号を
受ける昇圧回路１２によって更に昇圧されるため、２段
階昇圧されてローカルＳ１発生回路１１に向けて出力さ
れるようになる。そして、図５に示すように、この２段
階に昇圧された基準選択信号Ｓ１を受けたローカルＳ１
発生回路１１から発生する昇圧レベルの選択信号、即
ち、メモリセルアレイ選択信号Ｓ１l は、Ｖcc＋Ｖthよ
りも かに高いレベルまで昇圧された選択信号となって
出力されるようになり、センス開始時にビット線対が
“Ｌ”に引かれ、ビット線対（ＢＬ，／ＢＬ）１との容
量カップリングでレベルダウンが発生しても、Ｖcc＋Ｖ
thより低い電圧レベルになることが無くなる。
ドレス信号が取り込まれてからセンス開始されるまでの
動作は、従来と同様であるのでここでは説明を省略す
る。図４，図５は上記半導体記憶装置におけるセンス動
作時のタイミングチャートであり、図４はグローバルＳ
１発生回路８で発生する基準選択信号Ｓ１のタイミング
を示し、図５は該基準選択信号Ｓ１をもとにしてローカ
ルＳ１発生回路１１から発生するメモリセルアレイ選択
信号Ｓ１l ，Ｓ１u のタイミングを示している。図４に
示すように、Ｓ１サステイン回路９で発生し、昇圧回路
１０によって昇圧された基準選択信号Ｓ１は、センス動
作が開始すると、センス開始時に発生するセンス信号を
受ける昇圧回路１２によって更に昇圧されるため、２段
階昇圧されてローカルＳ１発生回路１１に向けて出力さ
れるようになる。そして、図５に示すように、この２段
階に昇圧された基準選択信号Ｓ１を受けたローカルＳ１
発生回路１１から発生する昇圧レベルの選択信号、即
ち、メモリセルアレイ選択信号Ｓ１l は、Ｖcc＋Ｖthよ
りも かに高いレベルまで昇圧された選択信号となって
出力されるようになり、センス開始時にビット線対が
“Ｌ”に引かれ、ビット線対（ＢＬ，／ＢＬ）１との容
量カップリングでレベルダウンが発生しても、Ｖcc＋Ｖ
thより低い電圧レベルになることが無くなる。
【００１４】このような本発明の半導体記憶装置では、
メモリセルアレイ選択信号発生回路４２を構成するグロ
ーバルＳ１発生回路内に、センス信号によって基準選択
信号Ｓ１を昇圧する昇圧回路が設けられており、該基準
選択信号Ｓ１は従来に比べて一層高いレベルにまで昇圧
されるため、該基準選択信号Ｓ１を受けてローカルＳ１
発生回路１１より出力される昇圧レベルのメモリセルア
レイ選択信号Ｓ１l がＶcc＋Ｖthよりはるかに高い電圧
レベルになり、センス開始時にビット線対（ＢＬ，／Ｂ
Ｌ）１が一時的に“Ｌ”に引かれて、ビット線対（Ｂ
Ｌ，／ＢＬ）１との容量カップリングが起こっても、該
メモリセルアレイ選択信号Ｓ１l はＶcc＋Ｖthより低い
電圧レベルにレベルダウンすることがなくなり、その結
果、読み出し後の再書き込み等の際に、確実に正しいデ
ータを書き込むことができる。
メモリセルアレイ選択信号発生回路４２を構成するグロ
ーバルＳ１発生回路内に、センス信号によって基準選択
信号Ｓ１を昇圧する昇圧回路が設けられており、該基準
選択信号Ｓ１は従来に比べて一層高いレベルにまで昇圧
されるため、該基準選択信号Ｓ１を受けてローカルＳ１
発生回路１１より出力される昇圧レベルのメモリセルア
レイ選択信号Ｓ１l がＶcc＋Ｖthよりはるかに高い電圧
レベルになり、センス開始時にビット線対（ＢＬ，／Ｂ
Ｌ）１が一時的に“Ｌ”に引かれて、ビット線対（Ｂ
Ｌ，／ＢＬ）１との容量カップリングが起こっても、該
メモリセルアレイ選択信号Ｓ１l はＶcc＋Ｖthより低い
電圧レベルにレベルダウンすることがなくなり、その結
果、読み出し後の再書き込み等の際に、確実に正しいデ
ータを書き込むことができる。
【００１５】図２は、この発明の第２の実施例による半
導体記憶装置のメモリセルアレイ選択信号発生回路を示
すブロック図であり、図において、図１と同一符号は同
一または相当する部分を示しており、１３はローカルＳ
１発生回路内に設けられ、グローバルＳ１発生回路で発
生した基準選択信号Ｓ１を、デコード信号によって昇圧
レベルのメモリセルアレイ選択信号Ｓ１l と“Ｌ”レベ
ルのメモリセルアレイ選択信号Ｓ１u に分けて出力する
際、該昇圧レベルのメモリセルアレイ選択信号Ｓ１l を
センス信号によって更に昇圧させる昇圧回路である。
尚、この実施例の半導体記憶装置の全体構成は上記第１
の実施例と基本的に同じである。
導体記憶装置のメモリセルアレイ選択信号発生回路を示
すブロック図であり、図において、図１と同一符号は同
一または相当する部分を示しており、１３はローカルＳ
１発生回路内に設けられ、グローバルＳ１発生回路で発
生した基準選択信号Ｓ１を、デコード信号によって昇圧
レベルのメモリセルアレイ選択信号Ｓ１l と“Ｌ”レベ
ルのメモリセルアレイ選択信号Ｓ１u に分けて出力する
際、該昇圧レベルのメモリセルアレイ選択信号Ｓ１l を
センス信号によって更に昇圧させる昇圧回路である。
尚、この実施例の半導体記憶装置の全体構成は上記第１
の実施例と基本的に同じである。
【００１６】このような本実施例の半導体記憶装置で
は、メモリセルアレイ選択信号発生回路４２を構成する
ローカルＳ１発生回路内に、／ＲＡＳ系信号によって昇
圧された基準選択信号Ｓ１をセンス信号に基づいて更に
昇圧する昇圧回路１３が設けられているため、該ローカ
ルＳ１発生回路から出力される昇圧レベルのメモリセル
アレイ選択信号Ｓ１l は、上記図５に示した選択信号Ｓ
１l と同様にＶcc＋Ｖthより かに高いレベルまで昇圧
され、ビット線対（ＢＬ，／ＢＬ）１が一時的に“Ｌ”
に引かれて、ビット線対（ＢＬ，／ＢＬ）１との容量カ
ップリングが起こっても、Ｖcc＋Ｖthより低い電圧レベ
ルにまでレベルダウンすることがなくなり、読み出し後
の再書き込みの際に、確実に正しいデータを書き込むこ
とができる。
は、メモリセルアレイ選択信号発生回路４２を構成する
ローカルＳ１発生回路内に、／ＲＡＳ系信号によって昇
圧された基準選択信号Ｓ１をセンス信号に基づいて更に
昇圧する昇圧回路１３が設けられているため、該ローカ
ルＳ１発生回路から出力される昇圧レベルのメモリセル
アレイ選択信号Ｓ１l は、上記図５に示した選択信号Ｓ
１l と同様にＶcc＋Ｖthより かに高いレベルまで昇圧
され、ビット線対（ＢＬ，／ＢＬ）１が一時的に“Ｌ”
に引かれて、ビット線対（ＢＬ，／ＢＬ）１との容量カ
ップリングが起こっても、Ｖcc＋Ｖthより低い電圧レベ
ルにまでレベルダウンすることがなくなり、読み出し後
の再書き込みの際に、確実に正しいデータを書き込むこ
とができる。
【００１７】尚、上記何れの実施例においても、メモリ
セルアレイ選択信号Ｓ１l を昇圧レベルの信号とした
が、これとは逆にメモリセルアレイ選択信号Ｓ１u を昇
圧レベルの信号にしても上記実施例と同様の効果を得る
ことができる。
セルアレイ選択信号Ｓ１l を昇圧レベルの信号とした
が、これとは逆にメモリセルアレイ選択信号Ｓ１u を昇
圧レベルの信号にしても上記実施例と同様の効果を得る
ことができる。
【００１８】また、上記実施例では、センス信号に基づ
いて基準選択信号Ｓ１を昇圧させるための昇圧回路を、
グローバルＳ１発生回路８またはローカルＳ１発生回路
１１の何れか一方に設けたが、両方の回路にこのような
昇圧回路を設けてもよく、この場合も上記実施例と同等
の効果を得ることができる。
いて基準選択信号Ｓ１を昇圧させるための昇圧回路を、
グローバルＳ１発生回路８またはローカルＳ１発生回路
１１の何れか一方に設けたが、両方の回路にこのような
昇圧回路を設けてもよく、この場合も上記実施例と同等
の効果を得ることができる。
【００１９】また、上記何れの実施例においても、セン
ス開始時に基準選択信号Ｓ１を昇圧させるための基準信
号をセンス信号としたが、これはセンス開始時に発生す
る信号であれば他の信号でもよく、この場合も上記実施
例と同様の効果を得ることができる。
ス開始時に基準選択信号Ｓ１を昇圧させるための基準信
号をセンス信号としたが、これはセンス開始時に発生す
る信号であれば他の信号でもよく、この場合も上記実施
例と同様の効果を得ることができる。
【００２０】
【発明の効果】以上のように、この発明によれば、シェ
アド型センスアンプに与えられ、該シェアド型センスア
ンプで区切られたメモリセルアレイの何れか一方を選択
するメモリセルアレイ選択信号を、／ＲＡＳ系信号とセ
ンス開始時に発生する信号とに基づいて２段階に昇圧す
るようにしたので、センス開始時にビット線対が“Ｌ”
に引かれても、該メモリセルアレイ選択信号を電源電圧
と該選択信号を上記シェアド型センスアンプに伝えるＭ
ＯＳトランジスタのスレッショルド電圧との和よりも大
きい電圧レベルに維持することができ、読み出し後の再
書き込み等の際に、確実に正しいデータを書き込むこと
ができるという効果がある。
アド型センスアンプに与えられ、該シェアド型センスア
ンプで区切られたメモリセルアレイの何れか一方を選択
するメモリセルアレイ選択信号を、／ＲＡＳ系信号とセ
ンス開始時に発生する信号とに基づいて２段階に昇圧す
るようにしたので、センス開始時にビット線対が“Ｌ”
に引かれても、該メモリセルアレイ選択信号を電源電圧
と該選択信号を上記シェアド型センスアンプに伝えるＭ
ＯＳトランジスタのスレッショルド電圧との和よりも大
きい電圧レベルに維持することができ、読み出し後の再
書き込み等の際に、確実に正しいデータを書き込むこと
ができるという効果がある。
【図１】この発明の一実施例によるシェアド型センスア
ンプを有する半導体記憶装置におけるメモリセルアレイ
選択信号発生回路の回路構成を示すブロック図である。
ンプを有する半導体記憶装置におけるメモリセルアレイ
選択信号発生回路の回路構成を示すブロック図である。
【図２】この発明の第２の実施例によるシェアド型セン
スアンプを有する半導体記憶装置におけるメモリセルア
レイ選択信号発生回路の回路構成を示すブロック図であ
る。
スアンプを有する半導体記憶装置におけるメモリセルア
レイ選択信号発生回路の回路構成を示すブロック図であ
る。
【図３】この発明の一実施例によるシェアド型センスア
ンプを有する半導体記憶装置の全体構成を示すブロック
図である。
ンプを有する半導体記憶装置の全体構成を示すブロック
図である。
【図４】図１のメモリセルアレイ選択信号発生回路を有
する半導体記憶装置におけるセンス動作時のタイミング
チャート図である。
する半導体記憶装置におけるセンス動作時のタイミング
チャート図である。
【図５】図４のＳ１信号をＳ１l ，Ｓ１u 信号に変えて
示したセンス動作時のタイミングチャート図である。
示したセンス動作時のタイミングチャート図である。
【図６】シェアド型センスアンプを有する半導体記憶装
置におけるシェアド型センスアンプとその周辺部の構成
を示す回路図である。
置におけるシェアド型センスアンプとその周辺部の構成
を示す回路図である。
【図７】従来のシェアド型センスアンプを有する半導体
記憶装置におけるメモリセルアレイ選択信号発生回路の
回路構成を示すブロック図である。
記憶装置におけるメモリセルアレイ選択信号発生回路の
回路構成を示すブロック図である。
【図８】図７のメモリセルアレイ選択信号発生回路を有
する半導体記憶装置におけるセンス動作時のタイミング
チャート図である。
する半導体記憶装置におけるセンス動作時のタイミング
チャート図である。
１，３ ビット線対 ２，４ ＮチャネルＭＯＳトランジスタ ５，６ 信号線 ７ シェアド型センスアンプ ８ グローバルＳ１発生回路 ９ Ｓ１サステイン回路 １０ 昇圧回路 １１ ローカルＳ１発生回路 １２ 昇圧回路 １３ 昇圧回路 ３０ 半導体記憶装置 ３１ アドレス端子 ３２ シドレスバッファ ３３ 行アドレスデコーダ ３４ メモリセルアレイ ３５ シェアド型センスアンプ ３６ 列アドレスデコーダ ３７ Ｉ／Ｏバス ３８ メモリセルアレイ ３９ データ出力バッファ ４０ データ入出力端子 ４１ タイミング発生部 ４２ メモリセルアレイ選択信号発生回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年６月２４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】
【実施例】以下、この発明の一実施例を図について説明
する。図３は、この発明の一実施例による半導体記憶装
置の構成を示すブロック図であり、図において、３０は
半導体記憶装置であり、３１はアドレス信号が入力され
るアドレス端子、３２はアドレス信号を行及び列アドレ
スデコーダ３３，３６に伝えるアドレスバッファであ
り、該行及び列アドレスデコーダ３３，３６は入力され
たアドレス信号によって、シェアド型センスアンプ３５
で区分されたメモリセルアレイ３４，３８内の任意のセ
ルが選択される。一方、４０はデータ入出力端子、３９
はデータ入出力バッファ、３７はＩ／Ｏバスであり、外
部データが該データ入出力端子４０を通して半導体記憶
装置３０に入力され、該データ入出力バッファ３９，Ｉ
／Ｏバス３７により、上記メモリセルアレイ３４，３８
内の選択された任意のセルに対してデータを書き込み、
また、上記メモリセルアレイ３４，３８内の選択された
任意のセルのデータが該Ｉ／Ｏバス３７，該データ入出
力バッファ３９によって該データ入出力端子４０を通し
て外部に読み出される。また、４１はタイミング発生
部、４３はクロック端子であり、上記書き込み及び読み
出し動作を制御する信号がクロック端子を通してタイミ
ング発生部４１に与えられ、該タイミング発生部４１に
より書き込み及び読み出し動作のタイミングが制御され
る。また、４２は上記シェアド型センスアンプ３５に対
して、上記２つのメモリセルアレイ３４，３８を選択す
る信号を与えるメモリセルアレイ選択信号発生回路であ
る。
する。図３は、この発明の一実施例による半導体記憶装
置の構成を示すブロック図であり、図において、３０は
半導体記憶装置であり、３１はアドレス信号が入力され
るアドレス端子、３２はアドレス信号を行及び列アドレ
スデコーダ３３，３６に伝えるアドレスバッファであ
り、該行及び列アドレスデコーダ３３，３６は入力され
たアドレス信号によって、シェアド型センスアンプ３５
で区分されたメモリセルアレイ３４，３８内の任意のセ
ルが選択される。一方、４０はデータ入出力端子、３９
はデータ入出力バッファ、３７はＩ／Ｏバスであり、外
部データが該データ入出力端子４０を通して半導体記憶
装置３０に入力され、該データ入出力バッファ３９，Ｉ
／Ｏバス３７により、上記メモリセルアレイ３４，３８
内の選択された任意のセルに対してデータを書き込み、
また、上記メモリセルアレイ３４，３８内の選択された
任意のセルのデータが該Ｉ／Ｏバス３７，該データ入出
力バッファ３９によって該データ入出力端子４０を通し
て外部に読み出される。また、４１はタイミング発生
部、４３はクロック端子であり、上記書き込み及び読み
出し動作を制御する信号がクロック端子を通してタイミ
ング発生部４１に与えられ、該タイミング発生部４１に
より書き込み及び読み出し動作のタイミングが制御され
る。また、４２は上記シェアド型センスアンプ３５に対
して、上記２つのメモリセルアレイ３４，３８を選択す
る信号を与えるメモリセルアレイ選択信号発生回路であ
る。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】次に、センス動作について説明する。行ア
ドレス信号が取り込まれてからセンス開始されるまでの
動作は、従来と同様であるのでここでは説明を省略す
る。図４，図５は上記半導体記憶装置におけるセンス動
作時のタイミングチャートであり、図４はグローバルＳ
１発生回路８で発生する基準選択信号Ｓ１のタイミング
を示し、図５は該基準選択信号Ｓ１をもとにしてローカ
ルＳ１発生回路１１から発生するメモリセルアレイ選択
信号Ｓ１l ，Ｓ１u のタイミングを示している。図４に
示すように、Ｓ１サステイン回路９で発生し、昇圧回路
１０によって昇圧された基準選択信号Ｓ１は、センス動
作が開始すると、センス開始時に発生するセンス信号を
受ける昇圧回路１２によって更に昇圧されるため、２段
階昇圧されてローカルＳ１発生回路１１に向けて出力さ
れるようになる。そして、図５に示すように、この２段
階に昇圧された基準選択信号Ｓ１を受けたローカルＳ１
発生回路１１から発生する昇圧レベルの選択信号、即
ち、メモリセルアレイ選択信号Ｓ１l は、Ｖcc＋Ｖthよ
りもはるかに高いレベルまで昇圧された選択信号となっ
て出力されるようになり、センス開始時にビット線対が
“Ｌ”に引かれ、ビット線対（ＢＬ，／ＢＬ）１との容
量カップリングでレベルダウンが発生しても、Ｖcc＋Ｖ
thより低い電圧レベルになることが無くなる。
ドレス信号が取り込まれてからセンス開始されるまでの
動作は、従来と同様であるのでここでは説明を省略す
る。図４，図５は上記半導体記憶装置におけるセンス動
作時のタイミングチャートであり、図４はグローバルＳ
１発生回路８で発生する基準選択信号Ｓ１のタイミング
を示し、図５は該基準選択信号Ｓ１をもとにしてローカ
ルＳ１発生回路１１から発生するメモリセルアレイ選択
信号Ｓ１l ，Ｓ１u のタイミングを示している。図４に
示すように、Ｓ１サステイン回路９で発生し、昇圧回路
１０によって昇圧された基準選択信号Ｓ１は、センス動
作が開始すると、センス開始時に発生するセンス信号を
受ける昇圧回路１２によって更に昇圧されるため、２段
階昇圧されてローカルＳ１発生回路１１に向けて出力さ
れるようになる。そして、図５に示すように、この２段
階に昇圧された基準選択信号Ｓ１を受けたローカルＳ１
発生回路１１から発生する昇圧レベルの選択信号、即
ち、メモリセルアレイ選択信号Ｓ１l は、Ｖcc＋Ｖthよ
りもはるかに高いレベルまで昇圧された選択信号となっ
て出力されるようになり、センス開始時にビット線対が
“Ｌ”に引かれ、ビット線対（ＢＬ，／ＢＬ）１との容
量カップリングでレベルダウンが発生しても、Ｖcc＋Ｖ
thより低い電圧レベルになることが無くなる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】このような本実施例の半導体記憶装置で
は、メモリセルアレイ選択信号発生回路４２を構成する
ローカルＳ１発生回路内に、／ＲＡＳ系信号によって昇
圧された基準選択信号Ｓ１をセンス信号に基づいて更に
昇圧する昇圧回路１３が設けられているため、該ローカ
ルＳ１発生回路から出力される昇圧レベルのメモリセル
アレイ選択信号Ｓ１l は、上記図５に示した選択信号Ｓ
１l と同様にＶcc＋Ｖthよりはるかに高いレベルまで昇
圧され、ビット線対（ＢＬ，／ＢＬ）１が一時的に
“Ｌ”に引かれて、ビット線対（ＢＬ，／ＢＬ）１との
容量カップリングが起こっても、Ｖcc＋Ｖthより低い電
圧レベルにまでレベルダウンすることがなくなり、読み
出し後の再書き込みの際に、確実に正しいデータを書き
込むことができる。
は、メモリセルアレイ選択信号発生回路４２を構成する
ローカルＳ１発生回路内に、／ＲＡＳ系信号によって昇
圧された基準選択信号Ｓ１をセンス信号に基づいて更に
昇圧する昇圧回路１３が設けられているため、該ローカ
ルＳ１発生回路から出力される昇圧レベルのメモリセル
アレイ選択信号Ｓ１l は、上記図５に示した選択信号Ｓ
１l と同様にＶcc＋Ｖthよりはるかに高いレベルまで昇
圧され、ビット線対（ＢＬ，／ＢＬ）１が一時的に
“Ｌ”に引かれて、ビット線対（ＢＬ，／ＢＬ）１との
容量カップリングが起こっても、Ｖcc＋Ｖthより低い電
圧レベルにまでレベルダウンすることがなくなり、読み
出し後の再書き込みの際に、確実に正しいデータを書き
込むことができる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】符号の説明
【補正方法】変更
【補正内容】
【符号の説明】 １，３ ビット線対 ２，４ ＮチャネルＭＯＳトランジスタ ５，６ 信号線 ７ シェアド型センスアンプ ８ グローバルＳ１発生回路 ９ Ｓ１サステイン回路 １０ 昇圧回路 １１ ローカルＳ１発生回路 １２ 昇圧回路 １３ 昇圧回路 ３０ 半導体記憶装置 ３１ アドレス端子 ３２ アドレスバッファ ３３ 行アドレスデコーダ ３４ メモリセルアレイ ３５ シェアド型センスアンプ ３６ 列アドレスデコーダ ３７ Ｉ／Ｏバス ３８ メモリセルアレイ ３９ データ入出力バッファ ４０ データ入出力端子 ４１ タイミング発生部 ４２ メモリセルアレイ選択信号発生回路４３ クロック端子
Claims (3)
- 【請求項１】 行列方向で構成されるメモリセルアレイ
と、 アドレス端子から入力されたアドレス信号に基づいて上
記メモリセルアレイ内の任意のセルを選択する手段と、 上記選択された任意の被選択セルへのデータの書き込み
及び該被選択セルからのデータの読み出しを行うデータ
書き込み／読み出し手段と、 上記データの書き込み及び読み出し時に、クロック端子
から入力された所定のタンミング信号に基づいて、上記
書き込み及び読み出し動作の動作タイミングを決定する
タイミング発生部と、 上記メモリセルアレイの行方向の中央に配置され、該メ
モリセルアレイを上位と下位の２つのメモリセルアレイ
に区画するシェアド型センスアンプと、 上記２つのメモリセルアレイの何れか一方のメモリセル
アレイを選択し、該選択された一方のメモリセルアレイ
とビット線とを導通状態にするメモリセルアレイ選択信
号を上記シェアド型センスアンプに対して与えるメモリ
セルアレイ選択信号発生手段とを有する半導体記憶装置
において、 上記メモリセルアレイ選択信号発生手段内に、センス開
始時に発生する信号に基づいて上記メモリセルアレイ選
択信号を昇圧させる昇圧回路を設けたことを特徴とする
半導体記憶装置。 - 【請求項２】 請求項１に記載の半導体記憶装置におい
て、 上記メモリセルアレイ選択信号発生手段が、上記メモリ
セルアレイ選択信号の基準となる基準選択信号を発生す
るグローバル選択信号発生手段と、該基準選択信号を上
記２つのメモリセルアレイのそれぞれに対応する信号に
分けて上記メモリセルアレイ選択信号を生成するローカ
ル選択信号発生回路とから構成され、 上記グローバル選択信号発生手段内に上記昇圧回路が設
けられていることを特徴とする半導体記憶装置。 - 【請求項３】 請求項１に記載の半導体記憶装置におい
て、 上記メモリセルアレイ選択信号発生手段が、上記メモリ
セルアレイ選択信号の基準となる基準選択信号を発生す
るグローバル選択信号発生回路と、該基準選択信号を上
記２つのメモリセルアレイのそれぞれに対応する信号に
分けて上記メモリセルアレイ選択信号を生成するローカ
ル選択信号発生回路とから構成され、 上記ローカル選択信号発生回路内に上記昇圧回路が設け
られていることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4069694A JPH05234363A (ja) | 1992-02-17 | 1992-02-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4069694A JPH05234363A (ja) | 1992-02-17 | 1992-02-17 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05234363A true JPH05234363A (ja) | 1993-09-10 |
Family
ID=13410238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4069694A Pending JPH05234363A (ja) | 1992-02-17 | 1992-02-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05234363A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5642315A (en) * | 1994-10-12 | 1997-06-24 | Nec Corporation | Static type of semiconductor memory device having great low voltage operation margin |
-
1992
- 1992-02-17 JP JP4069694A patent/JPH05234363A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5642315A (en) * | 1994-10-12 | 1997-06-24 | Nec Corporation | Static type of semiconductor memory device having great low voltage operation margin |
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