JPH05234886A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05234886A JPH05234886A JP6967392A JP6967392A JPH05234886A JP H05234886 A JPH05234886 A JP H05234886A JP 6967392 A JP6967392 A JP 6967392A JP 6967392 A JP6967392 A JP 6967392A JP H05234886 A JPH05234886 A JP H05234886A
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Landscapes
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】
【目的】 絶縁物表面の所望の位置に、所望の厚さで、
所望の結晶方位を持つ単結晶Si膜を形成し得るようにす
る。 【構成】 単結晶Si基板１の表面に絶縁膜２を形成し、
この絶縁膜２の表面に溝部３を形成し、この溝部３内に
のみSi単結晶核４を形成し、このSi単結晶核４及び絶縁
膜２の表面を覆って所定厚さの非晶質Si膜５を堆積した
後、アニール処理を施し、前記Si単結晶核４をシードと
して固相成長を行わせ、単結晶Si膜６を形成する。
所望の結晶方位を持つ単結晶Si膜を形成し得るようにす
る。 【構成】 単結晶Si基板１の表面に絶縁膜２を形成し、
この絶縁膜２の表面に溝部３を形成し、この溝部３内に
のみSi単結晶核４を形成し、このSi単結晶核４及び絶縁
膜２の表面を覆って所定厚さの非晶質Si膜５を堆積した
後、アニール処理を施し、前記Si単結晶核４をシードと
して固相成長を行わせ、単結晶Si膜６を形成する。
Description
【０００１】
【産業上の利用分野】本発明は絶縁物表面に半導体層を
有するS.O.I.(Silicon-On-Insulator)構造を持つ半導体
装置の製造方法に関する。
有するS.O.I.(Silicon-On-Insulator)構造を持つ半導体
装置の製造方法に関する。
【０００２】
【従来の技術】絶縁膜又は絶縁基板等の絶縁物上に単結
晶Si膜を形成した単結晶S.O.I.構造は、素子分離が容易
で高集積化，高速化が可能であり、また従来のSi基板上
に素子を作製する半導体集積回路(IC)等に比べて、特性
の向上が図れることから活発な研究開発が行われてい
る。
晶Si膜を形成した単結晶S.O.I.構造は、素子分離が容易
で高集積化，高速化が可能であり、また従来のSi基板上
に素子を作製する半導体集積回路(IC)等に比べて、特性
の向上が図れることから活発な研究開発が行われてい
る。
【０００３】絶縁膜表面に単結晶Si膜を形成させる方法
として、従来固相エピタキシャル成長法(Solid Phase E
pitaxy) が知られている。この方法は単結晶Si基板上に
絶縁膜を形成し、その絶縁膜を選択的にエッチングして
一部に単結晶Si基板表面を露出させた後、この露出面を
含む絶縁膜表面にわたって非晶質Si膜を堆積し、 600℃
程度の低温でアニールすることで前記露出させた単結晶
Si基板表面におけるSi単結晶をシードとして最初縦方向
に、続いて横方向に固相成長させてS.O.I.構造を形成す
る。
として、従来固相エピタキシャル成長法(Solid Phase E
pitaxy) が知られている。この方法は単結晶Si基板上に
絶縁膜を形成し、その絶縁膜を選択的にエッチングして
一部に単結晶Si基板表面を露出させた後、この露出面を
含む絶縁膜表面にわたって非晶質Si膜を堆積し、 600℃
程度の低温でアニールすることで前記露出させた単結晶
Si基板表面におけるSi単結晶をシードとして最初縦方向
に、続いて横方向に固相成長させてS.O.I.構造を形成す
る。
【０００４】この方法は従来知られているビームアニー
ル法, SIMOX(Separation by Implanted Oxygen) 法に比
較して低温プロセスであること、スループットが高いこ
と、従来装置を用いて実施可能で製造コストが低い等の
特徴を有している。
ル法, SIMOX(Separation by Implanted Oxygen) 法に比
較して低温プロセスであること、スループットが高いこ
と、従来装置を用いて実施可能で製造コストが低い等の
特徴を有している。
【０００５】
【発明が解決しようとする課題】ところでこの固相エピ
タキシャル成長法では、絶縁膜の一部に単結晶Si表面を
露出させる必要があり、このため単結晶Si基板表面に絶
縁膜を形成した後、この絶縁膜に開口窓を形成する工程
が欠かせないが、このような開口窓の数が多くなると、
開口窓形成のための作業が煩わしいことは勿論、デバイ
ス設計上の制約も生じるという問題があった。
タキシャル成長法では、絶縁膜の一部に単結晶Si表面を
露出させる必要があり、このため単結晶Si基板表面に絶
縁膜を形成した後、この絶縁膜に開口窓を形成する工程
が欠かせないが、このような開口窓の数が多くなると、
開口窓形成のための作業が煩わしいことは勿論、デバイ
ス設計上の制約も生じるという問題があった。
【０００６】本発明者等は既に知られている、絶縁物表
面に溝を形成することで、この溝内に選択的にSi単結晶
核を形成する技術（S.O.I.構造形成技術; 古川静二郎
著，産業図書出版）に着目し、これを利用することで絶
縁物表面の所望位置に、所望厚さで、所望の結晶方位を
持つ単結晶Si膜を作製可能とした半導体装置の製造方法
を提供するにある。
面に溝を形成することで、この溝内に選択的にSi単結晶
核を形成する技術（S.O.I.構造形成技術; 古川静二郎
著，産業図書出版）に着目し、これを利用することで絶
縁物表面の所望位置に、所望厚さで、所望の結晶方位を
持つ単結晶Si膜を作製可能とした半導体装置の製造方法
を提供するにある。
【０００７】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、絶縁物表面に溝部を形成する工程と前記
溝部にSi単結晶核を形成し、これに基づいて単結晶Si膜
を形成してなるS.O.I.構造を有する半導体装置の製造方
法において、絶縁物及び前記Si単結晶核の表面にこれを
覆う非晶質Si膜を堆積する工程と、該非晶質Si膜を前記
Si単結晶核をシードとして固相成長させて単結晶Si膜を
形成する工程とを含むことを特徴とする。
の製造方法は、絶縁物表面に溝部を形成する工程と前記
溝部にSi単結晶核を形成し、これに基づいて単結晶Si膜
を形成してなるS.O.I.構造を有する半導体装置の製造方
法において、絶縁物及び前記Si単結晶核の表面にこれを
覆う非晶質Si膜を堆積する工程と、該非晶質Si膜を前記
Si単結晶核をシードとして固相成長させて単結晶Si膜を
形成する工程とを含むことを特徴とする。
【０００８】
【作用】本発明にあっては絶縁物表面に溝部を形成し、
この溝部内にのみSi単結晶核を形成し、絶縁物表面及び
Si単結晶核を覆う非晶質Si膜を堆積し、前記Si単結晶核
をシードとして固相成長させることとしたから、絶縁物
表面に溝部を形成する簡単な作業で絶縁物表面の任意位
置に、任意厚さの単結晶Si膜を形成することが可能とな
り、デバイス製作上の制約も大幅に緩和される。
この溝部内にのみSi単結晶核を形成し、絶縁物表面及び
Si単結晶核を覆う非晶質Si膜を堆積し、前記Si単結晶核
をシードとして固相成長させることとしたから、絶縁物
表面に溝部を形成する簡単な作業で絶縁物表面の任意位
置に、任意厚さの単結晶Si膜を形成することが可能とな
り、デバイス製作上の制約も大幅に緩和される。
【０００９】
【実施例】以下本発明を図面に基づき具体的に説明す
る。図１は本発明に係る半導体装置の製造方法の主要工
程を示す説明図であり、図中１は単結晶Si基板、２はSi
Ｏ2膜等で形成した絶縁膜を示している。単結晶Si基板
１は主面が(100) 面となっており、その主面に図１(a)
に示す如くSiＯ2 等からなる絶縁膜２が所定厚さに形成
されている。この絶縁膜２の表面の略中央にフォトリソ
グラフィ技術を利用して図１(b) に示す如き、長さが0.
5 μm 、深さが0.2 μm 程度の断面凹形の溝部３を形成
する。
る。図１は本発明に係る半導体装置の製造方法の主要工
程を示す説明図であり、図中１は単結晶Si基板、２はSi
Ｏ2膜等で形成した絶縁膜を示している。単結晶Si基板
１は主面が(100) 面となっており、その主面に図１(a)
に示す如くSiＯ2 等からなる絶縁膜２が所定厚さに形成
されている。この絶縁膜２の表面の略中央にフォトリソ
グラフィ技術を利用して図１(b) に示す如き、長さが0.
5 μm 、深さが0.2 μm 程度の断面凹形の溝部３を形成
する。
【００１０】次にこのような基板にRCA 法による化学的
洗浄処理を施した後、図３に示す如き超高真空CVD 装置
を用いて図１(c) に示す如くに前記溝部３内にのみ、例
えば表面が(100) の面方位を持つSi単結晶核４を形成す
る。
洗浄処理を施した後、図３に示す如き超高真空CVD 装置
を用いて図１(c) に示す如くに前記溝部３内にのみ、例
えば表面が(100) の面方位を持つSi単結晶核４を形成す
る。
【００１１】この溝部３内にのみSi単結晶核４が形成さ
れる理由は概略次のとおりである。通常図１(b) に示す
如き基板をSiの選択エピタキシャル成長条件中に置いた
場合、単結晶Si基板１の表面には単結晶Siが平面的にエ
ピタキシャル成長するが、絶縁膜２の表面上には成長が
生じ難く、また成長が生じた場合も先ずSi単結晶核が形
成され、続いてこの核を中心とした島状成長となる。し
かも通常の選択成長の場合、Si単結晶核が形成される位
置及びその結晶方位は全く恣意的である。
れる理由は概略次のとおりである。通常図１(b) に示す
如き基板をSiの選択エピタキシャル成長条件中に置いた
場合、単結晶Si基板１の表面には単結晶Siが平面的にエ
ピタキシャル成長するが、絶縁膜２の表面上には成長が
生じ難く、また成長が生じた場合も先ずSi単結晶核が形
成され、続いてこの核を中心とした島状成長となる。し
かも通常の選択成長の場合、Si単結晶核が形成される位
置及びその結晶方位は全く恣意的である。
【００１２】ところが絶縁膜表面にキンクとなるステッ
プを形成しておくと、その部分には他の部位よりも早く
Si単結晶核が形成されることとなり、成長時間を限定す
ればステップ位置にのみSi単結晶核を選択形成すること
が可能となる。しかもこのステップの形状を選定するこ
とでSi単結晶核の結晶方位の制御が可能となる。
プを形成しておくと、その部分には他の部位よりも早く
Si単結晶核が形成されることとなり、成長時間を限定す
ればステップ位置にのみSi単結晶核を選択形成すること
が可能となる。しかもこのステップの形状を選定するこ
とでSi単結晶核の結晶方位の制御が可能となる。
【００１３】図２は結晶方位の制御態様を示す説明図で
あり、Siを平滑な絶縁膜上に成長させた場合には、図２
(a) に示す如く通常(100) 面が基板と接触した状態で成
長が生じ易い。ただこの場合は基板と平行な面内での方
位、即ち基板表面に垂直な軸の回転方向に対しては規制
する要素がないため恣意的となる。
あり、Siを平滑な絶縁膜上に成長させた場合には、図２
(a) に示す如く通常(100) 面が基板と接触した状態で成
長が生じ易い。ただこの場合は基板と平行な面内での方
位、即ち基板表面に垂直な軸の回転方向に対しては規制
する要素がないため恣意的となる。
【００１４】そこで図２(b) に示す如く基板表面に対し
て垂直方向に深さを持った凹溝を形成すると、凹溝の側
面，底面又は上面とにSiが接するため、夫々の面に接す
る(100) 面及びこれと等価の(010),(001) 面が接するよ
うに再配列され、基板と垂直な方位及び平行な面内方位
とが揃ったSi単結晶核が形成されることとなる。また図
２(c) に示す如く凹溝に代えて底部の開き角が90°のＶ
溝を形成した場合には主面が(110) 面のSi単結晶核の形
成が可能となる。
て垂直方向に深さを持った凹溝を形成すると、凹溝の側
面，底面又は上面とにSiが接するため、夫々の面に接す
る(100) 面及びこれと等価の(010),(001) 面が接するよ
うに再配列され、基板と垂直な方位及び平行な面内方位
とが揃ったSi単結晶核が形成されることとなる。また図
２(c) に示す如く凹溝に代えて底部の開き角が90°のＶ
溝を形成した場合には主面が(110) 面のSi単結晶核の形
成が可能となる。
【００１５】図１(c) に示す如く溝部３にのみSi単結晶
核４を形成した後、図１(d) に示す如くこのSi単結晶核
４及び絶縁膜２の表面にわたって所定厚さにアモルファ
ス（非晶質）Si膜５を堆積させる。その後は電気炉内等
にてＮ2 雰囲気中で常圧にて600℃で所定時間アニール
し、前記Si単結晶核４をシードとして固相エピタキシャ
ル成長させ、非晶質Si膜５を単結晶化し、図１(e) に示
す如く単結晶Si膜６を形成する。非晶質Si膜５の膜厚は
単結晶Si膜６の厚さと実質的に同じとする。
核４を形成した後、図１(d) に示す如くこのSi単結晶核
４及び絶縁膜２の表面にわたって所定厚さにアモルファ
ス（非晶質）Si膜５を堆積させる。その後は電気炉内等
にてＮ2 雰囲気中で常圧にて600℃で所定時間アニール
し、前記Si単結晶核４をシードとして固相エピタキシャ
ル成長させ、非晶質Si膜５を単結晶化し、図１(e) に示
す如く単結晶Si膜６を形成する。非晶質Si膜５の膜厚は
単結晶Si膜６の厚さと実質的に同じとする。
【００１６】図３は本発明方法を実施する装置である超
高真空CVD 装置の模式図であり、図中11は常に超高真空
状態（５×10-8Torr程度) に保持された成長室、12はロ
ードロック室、13は前記成長室11とロードロック室12と
の間を連通し、また遮断するゲートバルブを示してい
る。成長室11内にはサセプタホルダ14が、またロードロ
ック室12内には同じくサセプタ15a を備えたトランスフ
ァロッド15が配設されている。トランスファロッド15は
ゲートバルブ13が開放された状態時に試料基板を成長室
11内のサセプタホルダ14上に移送し、またサセプタホル
ダ14から試料基板を取り外してロードロック室12側に取
り出し得るよう構成されている。
高真空CVD 装置の模式図であり、図中11は常に超高真空
状態（５×10-8Torr程度) に保持された成長室、12はロ
ードロック室、13は前記成長室11とロードロック室12と
の間を連通し、また遮断するゲートバルブを示してい
る。成長室11内にはサセプタホルダ14が、またロードロ
ック室12内には同じくサセプタ15a を備えたトランスフ
ァロッド15が配設されている。トランスファロッド15は
ゲートバルブ13が開放された状態時に試料基板を成長室
11内のサセプタホルダ14上に移送し、またサセプタホル
ダ14から試料基板を取り外してロードロック室12側に取
り出し得るよう構成されている。
【００１７】成長室11の外囲にはサセプタホルダ14の周
囲と対向させて赤外線ランプ16が設置されている。この
赤外線ランプ16及び前記サセプタホルダ14に対する印加
電圧等の制御はコントローラ17にて行われるようになっ
ている。18 は成長室11に対するガス供給系、19はロー
ドロック室12に対するガス（Ｎ2）供給系、20,21 は成
長室11、ロードロック室12からのガス排出系であり、各
ガス排出系20,21 は夫々ターボ分子ポンプ20a,21a 、ロ
ータリポンプ20b,21b を備えている。
囲と対向させて赤外線ランプ16が設置されている。この
赤外線ランプ16及び前記サセプタホルダ14に対する印加
電圧等の制御はコントローラ17にて行われるようになっ
ている。18 は成長室11に対するガス供給系、19はロー
ドロック室12に対するガス（Ｎ2）供給系、20,21 は成
長室11、ロードロック室12からのガス排出系であり、各
ガス排出系20,21 は夫々ターボ分子ポンプ20a,21a 、ロ
ータリポンプ20b,21b を備えている。
【００１８】次にこのような超真空CVD 装置の操作手順
について説明する。先ず図１(b) に示す如く絶縁膜２に
溝部３を形成した試料基板を、ロードロック室12内のト
ランスファロッド15におけるサセプタ15a 上にセットす
る。ガス供給系19からＮ2 ガスを供給して空気をパージ
し、ロードロック室12内をターボ分子ポンプ21a,ロータ
リポンプ21b によって10-7Torr程度にまで真空排気した
後、ゲートバルブ13が開き、トランスファロッド15を成
長室11内に進出させて試料基板を成長室11内のサセプタ
ホルダ14上に移載する。なお、既述した如く成長室11内
はターボ分子ポンプ20a,ロータリポンプ20b によって常
時排気されて超高真空に維持されている。
について説明する。先ず図１(b) に示す如く絶縁膜２に
溝部３を形成した試料基板を、ロードロック室12内のト
ランスファロッド15におけるサセプタ15a 上にセットす
る。ガス供給系19からＮ2 ガスを供給して空気をパージ
し、ロードロック室12内をターボ分子ポンプ21a,ロータ
リポンプ21b によって10-7Torr程度にまで真空排気した
後、ゲートバルブ13が開き、トランスファロッド15を成
長室11内に進出させて試料基板を成長室11内のサセプタ
ホルダ14上に移載する。なお、既述した如く成長室11内
はターボ分子ポンプ20a,ロータリポンプ20b によって常
時排気されて超高真空に維持されている。
【００１９】赤外線ランプ16をコントローラ17で制御し
て試料基板の温度を 800℃まで昇温し、ガス供給系18よ
りSiＨ4 ガス及びＨ2 ガスを成長室11内に夫々５ccm, 4
0ccm(４mTorr,14mTorr)で５分間導入する。これによっ
て図１(c) に示す如く溝部３内にのみSi単結晶核４が形
成されることとなる。
て試料基板の温度を 800℃まで昇温し、ガス供給系18よ
りSiＨ4 ガス及びＨ2 ガスを成長室11内に夫々５ccm, 4
0ccm(４mTorr,14mTorr)で５分間導入する。これによっ
て図１(c) に示す如く溝部３内にのみSi単結晶核４が形
成されることとなる。
【００２０】ガス供給系18を通じてＮ2 等の不活性ガス
を成長室11に供給し、成長室11内のSiＨ4 ガス及びＨ2
ガスをパージした後、試料基板温度を 500℃にまで降温
させ、同じくガス供給系18にてSi2 Ｈ6 ガスを100ccm
（１Torr) にて成長室11内に導入し、堆積速度：約 400
Å／分で所望厚さの非晶質Si膜５を堆積させる。この非
晶質Si膜５の厚さは後に形成すべき単結晶Si膜６の厚さ
と同じとしておく。
を成長室11に供給し、成長室11内のSiＨ4 ガス及びＨ2
ガスをパージした後、試料基板温度を 500℃にまで降温
させ、同じくガス供給系18にてSi2 Ｈ6 ガスを100ccm
（１Torr) にて成長室11内に導入し、堆積速度：約 400
Å／分で所望厚さの非晶質Si膜５を堆積させる。この非
晶質Si膜５の厚さは後に形成すべき単結晶Si膜６の厚さ
と同じとしておく。
【００２１】堆積終了後は不活性ガスによりSi2 Ｈ6 ガ
スをパージし、基板温度を 150℃以下にまで降温させ、
トランスファロッド15によりセット時と逆の手順で試料
基板をロードロック室12に取り出し、ここから更に外部
に取り出す。取り出した試料基板はＮ2 雰囲気中にて常
圧、 600℃にてアニールを行い固相エピタキシャル成長
させて図１(e) に示す如き単結晶Si膜６を形成する。
スをパージし、基板温度を 150℃以下にまで降温させ、
トランスファロッド15によりセット時と逆の手順で試料
基板をロードロック室12に取り出し、ここから更に外部
に取り出す。取り出した試料基板はＮ2 雰囲気中にて常
圧、 600℃にてアニールを行い固相エピタキシャル成長
させて図１(e) に示す如き単結晶Si膜６を形成する。
【００２２】なお、図１(b),(c) に示す如く溝部３内に
Si単結晶核４を形成した後、途中で停止させることなく
そのまま成長を継続していくことによっても、図４に示
す如く直接所望の位置に所望厚さの単結晶Si膜６を形成
することは可能である。しかしこの方法で成長させた単
結晶Si膜６は図４(c) に明らかな如く縦, 横の長さの比
がほぼ１：１になることから、大面積の単結晶Si膜６を
得ようとすると、膜厚が非常に厚くならざるを得ず、し
かも 800〜1000℃程度に試料基板温度を維持する必要が
あり、低温プロセスという利点が失われる難点がある。
Si単結晶核４を形成した後、途中で停止させることなく
そのまま成長を継続していくことによっても、図４に示
す如く直接所望の位置に所望厚さの単結晶Si膜６を形成
することは可能である。しかしこの方法で成長させた単
結晶Si膜６は図４(c) に明らかな如く縦, 横の長さの比
がほぼ１：１になることから、大面積の単結晶Si膜６を
得ようとすると、膜厚が非常に厚くならざるを得ず、し
かも 800〜1000℃程度に試料基板温度を維持する必要が
あり、低温プロセスという利点が失われる難点がある。
【００２３】
【発明の効果】以上の如く本発明方法にあっては、絶縁
物表面に溝部を形成し、ここにシードとなるSi単結晶核
を形成し、これをシードとして表面に形成した非晶質Si
膜を単結晶化して単結晶Si膜を形成することが可能とな
り、作業工程が簡略化され、デバイス設計上の自由度が
大きくなり、また低温プロセスで、しかも高スループッ
トとなって、低コスト化が可能となる等本発明は優れた
効果を奏するものである。
物表面に溝部を形成し、ここにシードとなるSi単結晶核
を形成し、これをシードとして表面に形成した非晶質Si
膜を単結晶化して単結晶Si膜を形成することが可能とな
り、作業工程が簡略化され、デバイス設計上の自由度が
大きくなり、また低温プロセスで、しかも高スループッ
トとなって、低コスト化が可能となる等本発明は優れた
効果を奏するものである。
【図１】本発明に係る半導体装置の製造方法の主要製造
工程を示す説明図である。
工程を示す説明図である。
【図２】本発明方法において用いるSi単結晶核の結晶方
位制御の説明図である。
位制御の説明図である。
【図３】本発明方法において用いる超高真空CVD 装置の
模式的部分破断側面図である。
模式的部分破断側面図である。
【図４】図３に示す装置を用いてSi単結晶核から連続的
に単結晶Si膜を形成した場合の説明図である。
に単結晶Si膜を形成した場合の説明図である。
【符号の説明】 １ 単結晶Si基板 ２ 絶縁膜 ３ 溝部 ４ Si単結晶核 ５ 非晶質Si膜 ６ 単結晶Si膜
Claims (1)
- 【請求項１】 絶縁物表面に溝部を形成する工程と前記
溝部にSi単結晶核を形成し、これに基づいて単結晶Si膜
を形成してなるS.O.I.構造を有する半導体装置の製造方
法において、絶縁物及び前記Si単結晶核の表面にこれを
覆う非晶質Si膜を堆積する工程と、該非晶質Si膜を前記
Si単結晶核をシードとして固相成長させて単結晶Si膜を
形成する工程とを含むことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6967392A JPH05234886A (ja) | 1992-02-18 | 1992-02-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6967392A JPH05234886A (ja) | 1992-02-18 | 1992-02-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05234886A true JPH05234886A (ja) | 1993-09-10 |
Family
ID=13409608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6967392A Pending JPH05234886A (ja) | 1992-02-18 | 1992-02-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05234886A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004158780A (ja) * | 2002-11-08 | 2004-06-03 | Seiko Epson Corp | 半導体薄膜の製造方法、半導体装置の製造方法及び半導体装置、薄膜トランジスタの製造方法及び薄膜トランジスタ、集積回路、電気光学装置、電子機器 |
-
1992
- 1992-02-18 JP JP6967392A patent/JPH05234886A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004158780A (ja) * | 2002-11-08 | 2004-06-03 | Seiko Epson Corp | 半導体薄膜の製造方法、半導体装置の製造方法及び半導体装置、薄膜トランジスタの製造方法及び薄膜トランジスタ、集積回路、電気光学装置、電子機器 |
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