JPH05235016A - ヘテロ接合半導体装置およびその製造方法 - Google Patents
ヘテロ接合半導体装置およびその製造方法Info
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- JPH05235016A JPH05235016A JP4037869A JP3786992A JPH05235016A JP H05235016 A JPH05235016 A JP H05235016A JP 4037869 A JP4037869 A JP 4037869A JP 3786992 A JP3786992 A JP 3786992A JP H05235016 A JPH05235016 A JP H05235016A
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Abstract
(57)【要約】
【目的】高速バイポーラトランジスタに必要な薄いベー
ス４を得ることができるヘテロ接合半導体装置およびそ
の製造方法を提供する。 【構成】シリコン基板２表面の第１開口部28aをシード
として３Ｃ−ＳｉＣのコレクタ12、エミッタ用シード
（種）13を形成する。エッチングを行い開口部29を形成
し、開口部29から、シリコン窒化膜14を形成する。エミ
ッタ用シード13の上部のシリコン窒化膜14を取り除き、
エミッタ用シード13を成長させ、３Ｃ−ＳｉＣのエミッ
タ３を形成する。シリコン酸化層でエミッタ３を覆うと
ともにエッチングを行い、第３開口部30を形成する。熱
リン酸により、シリコン窒化膜14を完全に除去し第２開
口部29を露出させる。第２開口部29をシードとして成長
させ、Ｐ型Ｓｉのベース４を形成する。 【効果】一旦ベース４形成のためのダミー膜を形成し、
エミッタ３をＳｉＣでダミー膜の上に形成し、ダミー膜
を除去し、除去した部分にＳｉでベース４を形成するこ
とにより、ベース４の形成が高温プロセスにより後工程
となる。
ス４を得ることができるヘテロ接合半導体装置およびそ
の製造方法を提供する。 【構成】シリコン基板２表面の第１開口部28aをシード
として３Ｃ−ＳｉＣのコレクタ12、エミッタ用シード
（種）13を形成する。エッチングを行い開口部29を形成
し、開口部29から、シリコン窒化膜14を形成する。エミ
ッタ用シード13の上部のシリコン窒化膜14を取り除き、
エミッタ用シード13を成長させ、３Ｃ−ＳｉＣのエミッ
タ３を形成する。シリコン酸化層でエミッタ３を覆うと
ともにエッチングを行い、第３開口部30を形成する。熱
リン酸により、シリコン窒化膜14を完全に除去し第２開
口部29を露出させる。第２開口部29をシードとして成長
させ、Ｐ型Ｓｉのベース４を形成する。 【効果】一旦ベース４形成のためのダミー膜を形成し、
エミッタ３をＳｉＣでダミー膜の上に形成し、ダミー膜
を除去し、除去した部分にＳｉでベース４を形成するこ
とにより、ベース４の形成が高温プロセスにより後工程
となる。
Description
【０００１】
【産業上の利用分野】この発明は、ヘテロ接合半導体装
置の製造に関するものであり、特にベース層の拡散防止
に関するものである。
置の製造に関するものであり、特にベース層の拡散防止
に関するものである。
【０００２】
【従来の技術】近年、ヘテロ接合を利用した半導体装置
が注目されている。これは、エミッタにベースよりも禁
制帯幅（エネルギーバンド）の大きい材料を用いたもの
である。ヘテロ接合バイポーラトランジスタのエネルギ
ーバンド構造図を、図４に示す。同図において、Ec,Ev,
Efは、それぞれ伝導帯の下端、価電子帯の上端、フェル
ミ準位を示す。また、黒丸は電子を表わし、白丸はホー
ルを表わしている。同図からも明らかなように、エミッ
タ領域の禁制帯幅がベースより大きいため、ホールのエ
ミッタ注入が起こりにくくなっている。その結果、ベー
ス電流が低下し、エミッタの注入効率が向上する。これ
により、高速、高利得のトランジスタを得ることができ
る。
が注目されている。これは、エミッタにベースよりも禁
制帯幅（エネルギーバンド）の大きい材料を用いたもの
である。ヘテロ接合バイポーラトランジスタのエネルギ
ーバンド構造図を、図４に示す。同図において、Ec,Ev,
Efは、それぞれ伝導帯の下端、価電子帯の上端、フェル
ミ準位を示す。また、黒丸は電子を表わし、白丸はホー
ルを表わしている。同図からも明らかなように、エミッ
タ領域の禁制帯幅がベースより大きいため、ホールのエ
ミッタ注入が起こりにくくなっている。その結果、ベー
ス電流が低下し、エミッタの注入効率が向上する。これ
により、高速、高利得のトランジスタを得ることができ
る。
【０００３】従来の、ヘテロ接合バイポーラトランジス
タ１の製造方法を、図５を参照しながら説明する。ま
ず、Ｎ型であるシリコン基板２の表面にフォトレジスト
６aを塗布し、パターンニングし、開口部８aを形成す
る。開口部８a、およびフォトレジスト６aの全面に、Ｐ
型の不純物であるボロンイオンを打込む。これにより、
Ｐ型のベース４が形成される（同図Ａ）。
タ１の製造方法を、図５を参照しながら説明する。ま
ず、Ｎ型であるシリコン基板２の表面にフォトレジスト
６aを塗布し、パターンニングし、開口部８aを形成す
る。開口部８a、およびフォトレジスト６aの全面に、Ｐ
型の不純物であるボロンイオンを打込む。これにより、
Ｐ型のベース４が形成される（同図Ａ）。
【０００４】つぎに、フォトレジスト６aを除去した
後、Ｎ型ＳｉＣ（炭化シリコン）66を全面にエピタキシ
ャル成長させる（同図Ｂ）。フォトレジスト６bを塗
布、パターンニングし、ＳｉＣ（炭化シリコン）66のエ
ッチングを行う。これにより、Ｐ型のベース４表面にＮ
型ＳｉＣのエミッタ３が形成される（同図Ｃ）。このよ
うに、エミッタ３をＳｉＣで形成することにより、ベー
ス４とエミッタ３間をヘテロ接合とすることができる。
後、Ｎ型ＳｉＣ（炭化シリコン）66を全面にエピタキシ
ャル成長させる（同図Ｂ）。フォトレジスト６bを塗
布、パターンニングし、ＳｉＣ（炭化シリコン）66のエ
ッチングを行う。これにより、Ｐ型のベース４表面にＮ
型ＳｉＣのエミッタ３が形成される（同図Ｃ）。このよ
うに、エミッタ３をＳｉＣで形成することにより、ベー
ス４とエミッタ３間をヘテロ接合とすることができる。
【０００５】ふたたび、シリコン基板２およびエミッタ
３の表面に、フォトレジスト６cを塗布し、パターンニ
ングし、開口部８cを形成する。開口部８c、およびフォ
トレジスト６cの全面に、ボロンイオンを打込む。これ
により、ベース４より高濃度なＰ+型の外部ベース５が
形成される（同図Ｄ）。
３の表面に、フォトレジスト６cを塗布し、パターンニ
ングし、開口部８cを形成する。開口部８c、およびフォ
トレジスト６cの全面に、ボロンイオンを打込む。これ
により、ベース４より高濃度なＰ+型の外部ベース５が
形成される（同図Ｄ）。
【０００６】フォトレジスト６cを除去した後、減圧化
学気相成長法(LPCVD)を用いて、シリコン酸化膜14を形
成する（同図Ｅ）。その後、フォトレジストを塗布しパ
ターンニングし、シリコン酸化膜14のエッチングを行
う。そして、エミッタ３およびベース４用の電極形成の
ためコンタクトホール８dを形成する（同図Ｆ）。形成
したコンタクトホール８dに、電極形成用のポリシリコ
ン10a,10cを形成する。アルミでベース電極13a,13c、エ
ミッタ電極13bを形成する。シリコン基板２の裏面に白
金でコレクタ電極12を形成して、ヘテロ接合バイポーラ
トランジスタ１が完成する（同図Ｇ）。
学気相成長法(LPCVD)を用いて、シリコン酸化膜14を形
成する（同図Ｅ）。その後、フォトレジストを塗布しパ
ターンニングし、シリコン酸化膜14のエッチングを行
う。そして、エミッタ３およびベース４用の電極形成の
ためコンタクトホール８dを形成する（同図Ｆ）。形成
したコンタクトホール８dに、電極形成用のポリシリコ
ン10a,10cを形成する。アルミでベース電極13a,13c、エ
ミッタ電極13bを形成する。シリコン基板２の裏面に白
金でコレクタ電極12を形成して、ヘテロ接合バイポーラ
トランジスタ１が完成する（同図Ｇ）。
【０００７】
【発明が解決しようとする課題】しかしながら、上記の
ようなヘテロ接合バイポーラトランジスタ１の製造方法
には、次のような問題があった。エミッタ３の形成の
際、高温プロセスによりベース層が大きく拡散してしま
い、高速バイポーラトランジスタに必要な薄いベース４
を得ることができなかった。
ようなヘテロ接合バイポーラトランジスタ１の製造方法
には、次のような問題があった。エミッタ３の形成の
際、高温プロセスによりベース層が大きく拡散してしま
い、高速バイポーラトランジスタに必要な薄いベース４
を得ることができなかった。
【０００８】この発明は、上記のような問題点を解決
し、高速バイポーラトランジスタに必要な薄いベース４
を得ることができるヘテロ接合半導体装置およびその製
造方法を提供することを目的とする。
し、高速バイポーラトランジスタに必要な薄いベース４
を得ることができるヘテロ接合半導体装置およびその製
造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】請求項１にかかるヘテロ
接合半導体装置の製造方法は、半導体基板表面から、半
導体基板の材質より禁制帯幅が広いかまたは同じである
第１導電型の第１領域を単結晶成長させる第１の工程、
前記第１領域の上にダミー膜を形成する第２の工程、前
記ダミー膜の上に、前記半導体基板の材質より禁制帯幅
が広く、かつ単結晶で構成された第１導電型の第３領域
を形成する第３の工程、前記ダミー膜を除去する第４の
工程、前記ダミー膜を除去した部分に、前記半導体基板
の材質と禁制帯幅が同じで、かつ単結晶で構成された第
２導電型の第２領域を形成する第５の工程を備えたこと
を特徴とする。
接合半導体装置の製造方法は、半導体基板表面から、半
導体基板の材質より禁制帯幅が広いかまたは同じである
第１導電型の第１領域を単結晶成長させる第１の工程、
前記第１領域の上にダミー膜を形成する第２の工程、前
記ダミー膜の上に、前記半導体基板の材質より禁制帯幅
が広く、かつ単結晶で構成された第１導電型の第３領域
を形成する第３の工程、前記ダミー膜を除去する第４の
工程、前記ダミー膜を除去した部分に、前記半導体基板
の材質と禁制帯幅が同じで、かつ単結晶で構成された第
２導電型の第２領域を形成する第５の工程を備えたこと
を特徴とする。
【００１０】請求項２にかかるヘテロ接合半導体装置の
製造方法は、半導体基板上に絶縁膜を形成するととも
に、絶縁膜の一部をエッチングにより取り除き、第１の
基板表面露出部を形成する第１の工程、前記半導体基板
の材質より禁制帯幅が広いかまたは同じである第１導電
型の第１領域および半導体基板の材質より禁制帯幅が広
いかまたは同じである第３領域種部を第１の基板表面露
出部を単結晶成長させることにより、基板表面に形成す
る第２の工程、前記基板表面に第２の基板表面露出部を
形成するとともに、この第２の基板表面露出部から、前
記第３領域種部および第１領域を覆うダミー膜を形成す
る第３の工程、前記ダミー膜の１部を取り除き、前記第
３領域種部を露出させる第４の工程、前記第３領域種部
を単結晶成長させることにより、半導体基板の材質より
禁制帯幅の広い第１導電型の第３領域を形成しダミー膜
の１部を覆う第５の工程、前記ダミー膜を前記絶縁膜に
は影響を与えない手段で完全に取り除き、第２の基板表
面露出部を露出させる第６の工程、前記第６の工程で露
出させた、第２の基板表面露出部を単結晶成長させ、半
導体基板の材質と禁制帯幅が同じである第２導電型の第
２領域を前記ダミー膜を除去した部分に形成する第７の
工程を備えたことを特徴とする。
製造方法は、半導体基板上に絶縁膜を形成するととも
に、絶縁膜の一部をエッチングにより取り除き、第１の
基板表面露出部を形成する第１の工程、前記半導体基板
の材質より禁制帯幅が広いかまたは同じである第１導電
型の第１領域および半導体基板の材質より禁制帯幅が広
いかまたは同じである第３領域種部を第１の基板表面露
出部を単結晶成長させることにより、基板表面に形成す
る第２の工程、前記基板表面に第２の基板表面露出部を
形成するとともに、この第２の基板表面露出部から、前
記第３領域種部および第１領域を覆うダミー膜を形成す
る第３の工程、前記ダミー膜の１部を取り除き、前記第
３領域種部を露出させる第４の工程、前記第３領域種部
を単結晶成長させることにより、半導体基板の材質より
禁制帯幅の広い第１導電型の第３領域を形成しダミー膜
の１部を覆う第５の工程、前記ダミー膜を前記絶縁膜に
は影響を与えない手段で完全に取り除き、第２の基板表
面露出部を露出させる第６の工程、前記第６の工程で露
出させた、第２の基板表面露出部を単結晶成長させ、半
導体基板の材質と禁制帯幅が同じである第２導電型の第
２領域を前記ダミー膜を除去した部分に形成する第７の
工程を備えたことを特徴とする。
【００１１】請求項３にかかるヘテロ接合半導体装置の
製造方法は、さらに第１導電型の第１領域および第３領
域は、ＳｉＣで形成されており、第２導電型の第２領域
は、Ｓｉで形成されていることを特徴とする。
製造方法は、さらに第１導電型の第１領域および第３領
域は、ＳｉＣで形成されており、第２導電型の第２領域
は、Ｓｉで形成されていることを特徴とする。
【００１２】請求項４にかかるヘテロ接合半導体装置
は、半導体基板、半導体基板表面から単結晶成長し、半
導体基板の材質より禁制帯幅が広い第１導電型の第１領
域、半導体基板の材質と同じ禁制帯幅を有し、半導体基
板表面から単結晶成長するとともに、第１領域の１部を
覆う第２導電型の第２領域、半導体基板の材質より禁制
帯幅が広く、半導体基板表面から単結晶成長するととも
に、第２領域の１部を覆う第１導電型の第３領域を備え
たことを特徴とする。
は、半導体基板、半導体基板表面から単結晶成長し、半
導体基板の材質より禁制帯幅が広い第１導電型の第１領
域、半導体基板の材質と同じ禁制帯幅を有し、半導体基
板表面から単結晶成長するとともに、第１領域の１部を
覆う第２導電型の第２領域、半導体基板の材質より禁制
帯幅が広く、半導体基板表面から単結晶成長するととも
に、第２領域の１部を覆う第１導電型の第３領域を備え
たことを特徴とする。
【００１３】
【作用】請求項１、請求項２、請求項３、および請求項
４にかかるヘテロ接合半導体装置またはその製造方法
は、半導体基板表面から、半導体基板の材質より禁制帯
幅が広いかまたは同じである第１導電型の第１領域を単
結晶成長させ、前記第１領域の上にダミー膜を形成し、
前記半導体基板の材質より禁制帯幅が広く、かつ単結晶
で構成された第１導電型の第３領域を前記ダミー膜のう
えに形成し、前記ダミー膜を除去し、前記半導体基板の
材質と禁制帯幅が同じであり、かつ単結晶で構成された
第２導電型の第２領域を前記ダミー膜を除去した部分に
形成することを特徴とする。
４にかかるヘテロ接合半導体装置またはその製造方法
は、半導体基板表面から、半導体基板の材質より禁制帯
幅が広いかまたは同じである第１導電型の第１領域を単
結晶成長させ、前記第１領域の上にダミー膜を形成し、
前記半導体基板の材質より禁制帯幅が広く、かつ単結晶
で構成された第１導電型の第３領域を前記ダミー膜のう
えに形成し、前記ダミー膜を除去し、前記半導体基板の
材質と禁制帯幅が同じであり、かつ単結晶で構成された
第２導電型の第２領域を前記ダミー膜を除去した部分に
形成することを特徴とする。
【００１４】このように、第３領域を形成後、第２領域
を形成することができるので、たとえば第３領域に３Ｃ
−ＳｉＣを用いて高温で形成する場合であっても、第２
領域に第３領域形成時の高温を与えないようにすること
ができる。
を形成することができるので、たとえば第３領域に３Ｃ
−ＳｉＣを用いて高温で形成する場合であっても、第２
領域に第３領域形成時の高温を与えないようにすること
ができる。
【００１５】また、第１領域を半導体基板の材質より禁
制帯幅が広くなるよう形成した場合には、第２領域と第
３領域の間だけでなく、第１領域と第２領域の間もヘテ
ロ接合とすることができる。
制帯幅が広くなるよう形成した場合には、第２領域と第
３領域の間だけでなく、第１領域と第２領域の間もヘテ
ロ接合とすることができる。
【００１６】
【実施例】本発明の一実施例を図面に基づいて説明す
る。まず、Ｎ型であるシリコン基板２表面に絶縁膜であ
るシリコン酸化膜６を約7000オングストロームの厚みに
成長させる（図示せず）。本実施例においては減圧化学
気相成長法(LPCVD)を用い、SiH4とN2Oで基板温度800℃
で熱分解することにより形成した。マスクを用いてフォ
トレジストをパターンニングする（図示せず）。フッ酸
を用いて異方性エッチングを行い、図１Ａに示すよう
に、ダミー膜開口絶縁部16を残しつつ、第１の基板表面
露出部である第１開口部28a、28bを形成する。
る。まず、Ｎ型であるシリコン基板２表面に絶縁膜であ
るシリコン酸化膜６を約7000オングストロームの厚みに
成長させる（図示せず）。本実施例においては減圧化学
気相成長法(LPCVD)を用い、SiH4とN2Oで基板温度800℃
で熱分解することにより形成した。マスクを用いてフォ
トレジストをパターンニングする（図示せず）。フッ酸
を用いて異方性エッチングを行い、図１Ａに示すよう
に、ダミー膜開口絶縁部16を残しつつ、第１の基板表面
露出部である第１開口部28a、28bを形成する。
【００１７】つぎに、同図Ｂに示すように、第１開口部
28aをシードとして第１導電型の第１領域であるコレク
タ12をシリコン基板２表面に形成する。なお、第２開口
部28bにも同じ特性を示す第３領域種部であるエミッタ
用シード（種）13が形成される。本実施例においては、
化学気相成長法(CVD)を用い、Si2H6、C2H2、およびHCl
さらにキャリアガスとしてH2を供給し、基板温度1350℃
で成長させることにより、Ｎ型立方晶３Ｃ−ＳｉＣのコ
レクタ12およびエミッタ用シード13を形成した。
28aをシードとして第１導電型の第１領域であるコレク
タ12をシリコン基板２表面に形成する。なお、第２開口
部28bにも同じ特性を示す第３領域種部であるエミッタ
用シード（種）13が形成される。本実施例においては、
化学気相成長法(CVD)を用い、Si2H6、C2H2、およびHCl
さらにキャリアガスとしてH2を供給し、基板温度1350℃
で成長させることにより、Ｎ型立方晶３Ｃ−ＳｉＣのコ
レクタ12およびエミッタ用シード13を形成した。
【００１８】このように、コレクタ12およびエミッタ用
シード13とも同じＳｉＣで形成する場合、双方を１度で
形成することができる。これにより、製造工程を簡略化
することができる。
シード13とも同じＳｉＣで形成する場合、双方を１度で
形成することができる。これにより、製造工程を簡略化
することができる。
【００１９】つぎに、マスクを用いてフォトレジストを
パターンニングし、フッ酸を用いてエッチングを行い、
同図Ｃに示すように、ダミー膜開口絶縁部16を除去す
る。これにより第２の基板表面露出部である第２開口部
29を形成する。
パターンニングし、フッ酸を用いてエッチングを行い、
同図Ｃに示すように、ダミー膜開口絶縁部16を除去す
る。これにより第２の基板表面露出部である第２開口部
29を形成する。
【００２０】つぎに、全面にシリコン窒化層を約5000オ
ングストロームの厚みで形成する（図示せず）。本実施
例においては、化学気相成長法(CVD)を用い、SiH4、お
よびNH3を供給し、基板温度350℃で成長させることによ
り形成した。
ングストロームの厚みで形成する（図示せず）。本実施
例においては、化学気相成長法(CVD)を用い、SiH4、お
よびNH3を供給し、基板温度350℃で成長させることによ
り形成した。
【００２１】その後、スピンオングラス法（ＳＯＧ）に
よりシリコン酸化膜６が露出するまで平坦化し、エッチ
バックすることにより、ダミー膜であるシリコン窒化膜
14が形成される（同図Ｄ）。
よりシリコン酸化膜６が露出するまで平坦化し、エッチ
バックすることにより、ダミー膜であるシリコン窒化膜
14が形成される（同図Ｄ）。
【００２２】つぎに、エミッタ用シード13の上部のシリ
コン窒化膜14をエッチングにより取り除く。本実施例に
おいては、マスクを用いてフォトレジストをパターンニ
ングし、ケミカルドライエッチ法(CDE)を用い、CF4によ
り、エッチングを行った。その後、シリコン窒化膜14の
１部を覆う段階まで、エミッタ用シード13をシードとし
て成長させ、第１導電型の第３領域であるエミッタ３を
形成する（同図Ｅ）。本実施例においては、化学気相成
長法(CVD)を用い、Si2H6、C2H2、およびHClさらにキャ
リアガスとしてH2を供給し、基板温度1350℃で成長させ
ることにより、Ｎ型立方晶３Ｃ−ＳｉＣのエミッタ３を
形成した。
コン窒化膜14をエッチングにより取り除く。本実施例に
おいては、マスクを用いてフォトレジストをパターンニ
ングし、ケミカルドライエッチ法(CDE)を用い、CF4によ
り、エッチングを行った。その後、シリコン窒化膜14の
１部を覆う段階まで、エミッタ用シード13をシードとし
て成長させ、第１導電型の第３領域であるエミッタ３を
形成する（同図Ｅ）。本実施例においては、化学気相成
長法(CVD)を用い、Si2H6、C2H2、およびHClさらにキャ
リアガスとしてH2を供給し、基板温度1350℃で成長させ
ることにより、Ｎ型立方晶３Ｃ−ＳｉＣのエミッタ３を
形成した。
【００２３】つぎに、全面にシリコン酸化層を約4000オ
ングストロームの厚みで形成する。本実施例において
は、化学気相成長法(CVD)を用い、SiH4、およびN2Oを供
給し、基板温度450℃で成長させることにより形成し
た。その後、マスクを用いてフォトレジストをパターン
ニングし、フッ酸を用いてエッチングを行い、同図Ｆに
示すように、第３開口部30を形成する。
ングストロームの厚みで形成する。本実施例において
は、化学気相成長法(CVD)を用い、SiH4、およびN2Oを供
給し、基板温度450℃で成長させることにより形成し
た。その後、マスクを用いてフォトレジストをパターン
ニングし、フッ酸を用いてエッチングを行い、同図Ｆに
示すように、第３開口部30を形成する。
【００２４】つぎに、熱リン酸により、シリコン窒化膜
14を完全に除去する。これにより第２の基板表面露出部
である第２開口部29がふたたび露出する（同図Ｇ）。な
お、熱リン酸はシリコン酸化膜６には、影響を与えな
い。その後、第２開口部29をシードとして成長させ、第
２導電型の第２領域であるベース４を形成する（同図
Ｈ）。本実施例においては、化学気相成長法(CVD)を用
い、SiH4を供給し、基板温度1000℃でエピタキシャル成
長させるとともに、Ｂ2Ｈ6をドープした。これにより、
Ｐ型Ｓｉ（シリコン）のベース４を形成した。
14を完全に除去する。これにより第２の基板表面露出部
である第２開口部29がふたたび露出する（同図Ｇ）。な
お、熱リン酸はシリコン酸化膜６には、影響を与えな
い。その後、第２開口部29をシードとして成長させ、第
２導電型の第２領域であるベース４を形成する（同図
Ｈ）。本実施例においては、化学気相成長法(CVD)を用
い、SiH4を供給し、基板温度1000℃でエピタキシャル成
長させるとともに、Ｂ2Ｈ6をドープした。これにより、
Ｐ型Ｓｉ（シリコン）のベース４を形成した。
【００２５】つぎに、全面にシリコン酸化層を形成する
（同図Ｉ）。本実施例においては、化学気相成長法(CV
D)を用い、SiH4、およびN2Oを供給し、基板温度450℃で
成長させることにより形成した。
（同図Ｉ）。本実施例においては、化学気相成長法(CV
D)を用い、SiH4、およびN2Oを供給し、基板温度450℃で
成長させることにより形成した。
【００２６】つぎに、エミッタ３およびベース４用の電
極形成のためコンタクトホールを形成し、アルミでベー
ス電極13a、エミッタ電極13bを形成する。シリコン基板
２の裏面に白金でコレクタ電極22を形成して、ヘテロ接
合バイポーラトランジスタ21が完成する（同図Ｊ）。
極形成のためコンタクトホールを形成し、アルミでベー
ス電極13a、エミッタ電極13bを形成する。シリコン基板
２の裏面に白金でコレクタ電極22を形成して、ヘテロ接
合バイポーラトランジスタ21が完成する（同図Ｊ）。
【００２７】このように本実施例においては、コレクタ
12をＳｉＣで形成し、一旦ベース４形成のためのダミー
膜を形成し、エミッタ３をＳｉＣでダミー膜の上に形成
し、ダミー膜を除去し、除去した部分にＳｉでベース４
を形成している。これにより、ベース４が高温プロセス
により拡散することを防止することができ、高速バイポ
ーラトランジスタに必要な薄いベース層を得ることがで
きる。またベース４とエミッタ３間だけでなく、ベース
４とコレクタ12間もヘテロ接合とすること（ダブルへテ
ロ接合）が容易となる。このようにダブルへテロ接合を
得ることによって、飽和動作させベースコレクタ接合が
順方向にバイアスされる場合であっても、飽和状態での
コレクタ内のホール蓄積が起こりにくくなり、動作速度
が低下することを防止することができる。
12をＳｉＣで形成し、一旦ベース４形成のためのダミー
膜を形成し、エミッタ３をＳｉＣでダミー膜の上に形成
し、ダミー膜を除去し、除去した部分にＳｉでベース４
を形成している。これにより、ベース４が高温プロセス
により拡散することを防止することができ、高速バイポ
ーラトランジスタに必要な薄いベース層を得ることがで
きる。またベース４とエミッタ３間だけでなく、ベース
４とコレクタ12間もヘテロ接合とすること（ダブルへテ
ロ接合）が容易となる。このようにダブルへテロ接合を
得ることによって、飽和動作させベースコレクタ接合が
順方向にバイアスされる場合であっても、飽和状態での
コレクタ内のホール蓄積が起こりにくくなり、動作速度
が低下することを防止することができる。
【００２８】さらに、従来は、単結晶ＳｉＣを形成し、
その単結晶ＳｉＣの上面から単結晶Ｓｉをエピキャシタ
ル成長して形成することは、格子定数の違いから不可能
と考えられていた。したがって、単結晶ＳｉＣの上に単
結晶Ｓｉを形成することができないとされていた。しか
し、本発明にかかる製造方法により単結晶ＳｉＣの上に
単結晶Ｓｉを形成することが容易となる。
その単結晶ＳｉＣの上面から単結晶Ｓｉをエピキャシタ
ル成長して形成することは、格子定数の違いから不可能
と考えられていた。したがって、単結晶ＳｉＣの上に単
結晶Ｓｉを形成することができないとされていた。しか
し、本発明にかかる製造方法により単結晶ＳｉＣの上に
単結晶Ｓｉを形成することが容易となる。
【００２９】このように、コレクタ12、ベース４、およ
びエミッタ３を単結晶で形成することができるため、信
頼性の高い領域を得ることができ、トランジスタ特性を
よくすることができる。
びエミッタ３を単結晶で形成することができるため、信
頼性の高い領域を得ることができ、トランジスタ特性を
よくすることができる。
【００３０】また、コレクタ12およびエミッタ３が同じ
ＳｉＣで形成されていることから、コレクタ12およびエ
ミッタ３を逆に使用することができ、Ｉ2Ｌ回路等の形
成が容易となる。
ＳｉＣで形成されていることから、コレクタ12およびエ
ミッタ３を逆に使用することができ、Ｉ2Ｌ回路等の形
成が容易となる。
【００３１】なお、本実施例においては、コレクタ12を
ＳｉＣで形成したが、コレクタ12をＳｉで形成してもよ
い。この場合、製造方法としては、たとえば、つぎの様
に行われる。図２Ａに示すように、シリコン基板２表面
にシリコン酸化膜６を形成したあと、エッチングを行
い、第１開口部28bのみ開口する。つぎに、同図Ｂに示
すように、第１開口部28bをシードとして、Ｎ型立方晶
３Ｃ−ＳｉＣの第１導電型のエミッタ用シード（種）13
を形成する。条件としては、コレクタ12を３Ｃ−ＳｉＣ
で形成する場合と同様である。
ＳｉＣで形成したが、コレクタ12をＳｉで形成してもよ
い。この場合、製造方法としては、たとえば、つぎの様
に行われる。図２Ａに示すように、シリコン基板２表面
にシリコン酸化膜６を形成したあと、エッチングを行
い、第１開口部28bのみ開口する。つぎに、同図Ｂに示
すように、第１開口部28bをシードとして、Ｎ型立方晶
３Ｃ−ＳｉＣの第１導電型のエミッタ用シード（種）13
を形成する。条件としては、コレクタ12を３Ｃ−ＳｉＣ
で形成する場合と同様である。
【００３２】その後、マスクを用いてフォトレジストを
パターンニングし、フッ酸を用いてエッチングを行い、
同図Ｃに示すように、ダミー膜開口絶縁部16を残しつ
つ、第１開口部28aを形成する。第１開口部28aをシード
としてコレクタ12をシリコン基板２表面に形成する。条
件としては、SiH2Cl2とH2およびドーパントとしてPH3を
供給し、1100℃でエピタキシャル成長させればよい。
パターンニングし、フッ酸を用いてエッチングを行い、
同図Ｃに示すように、ダミー膜開口絶縁部16を残しつ
つ、第１開口部28aを形成する。第１開口部28aをシード
としてコレクタ12をシリコン基板２表面に形成する。条
件としては、SiH2Cl2とH2およびドーパントとしてPH3を
供給し、1100℃でエピタキシャル成長させればよい。
【００３３】この際、第１開口部28a上以外の部分にポ
リシリコンが成長するので、コレクタ12上部をマスクを
用いてフォトレジストをパターンニングし、コレクタ12
上部以外の部分をケミカルドライエッチ法等によりエッ
チングし、除去すればよい。
リシリコンが成長するので、コレクタ12上部をマスクを
用いてフォトレジストをパターンニングし、コレクタ12
上部以外の部分をケミカルドライエッチ法等によりエッ
チングし、除去すればよい。
【００３４】その後、マスクを用いてフォトレジストを
パターンニングし、エッチングを行い、同図Ｄに示すよ
うに、ダミー膜開口絶縁部16を除去する。これにより第
２の基板表面露出部である第２開口部29を形成する。そ
の後は図１Ｄ以下の工程と同じ様にして製造される。
パターンニングし、エッチングを行い、同図Ｄに示すよ
うに、ダミー膜開口絶縁部16を除去する。これにより第
２の基板表面露出部である第２開口部29を形成する。そ
の後は図１Ｄ以下の工程と同じ様にして製造される。
【００３５】また、本実施例においては、第１開口部28
a、28bを図１Ａに示すように、ダミー膜開口絶縁部16を
介して、離れて形成したが、ダミー膜開口絶縁部16を介
さず第１開口部28a、28bをくっつけた状態で形成しても
よい。
a、28bを図１Ａに示すように、ダミー膜開口絶縁部16を
介して、離れて形成したが、ダミー膜開口絶縁部16を介
さず第１開口部28a、28bをくっつけた状態で形成しても
よい。
【００３６】なお、本実施例においては、ダミー膜とし
てシリコン窒化膜14を用いたが、ダミー膜としてアモル
ファスシリコンを用いてもよい。この場合条件として
は、化学気相成長法(CVD)を用い、SiH4を供給し、基板
温度400℃で成長させればよい。そして、ダミー膜であ
るアモルファスシリコンの除去にはHClガスでエッチン
グすればよい。
てシリコン窒化膜14を用いたが、ダミー膜としてアモル
ファスシリコンを用いてもよい。この場合条件として
は、化学気相成長法(CVD)を用い、SiH4を供給し、基板
温度400℃で成長させればよい。そして、ダミー膜であ
るアモルファスシリコンの除去にはHClガスでエッチン
グすればよい。
【００３７】なお、３Ｃ−ＳｉＣはノンドープ膜でＮ型
となるため、本実施例においては、npnトランジスタに
て説明したが、pnpトランジスタに採用してもよい。こ
の場合は、ＴＭＡ（トリメチルアルミニウム）を使用し
たドーピングを行えばよい。
となるため、本実施例においては、npnトランジスタに
て説明したが、pnpトランジスタに採用してもよい。こ
の場合は、ＴＭＡ（トリメチルアルミニウム）を使用し
たドーピングを行えばよい。
【００３８】なお、本発明をＩＣに用いることもでき
る。この場合、図３Ａに示すように、コレクタ12を大き
く形成するとともに、シリコン酸化膜６の１部を開口
し、シリコン酸化膜６の上面にコレクタ電極22を設けれ
ばよい。
る。この場合、図３Ａに示すように、コレクタ12を大き
く形成するとともに、シリコン酸化膜６の１部を開口
し、シリコン酸化膜６の上面にコレクタ電極22を設けれ
ばよい。
【００３９】また、同図Ｂに示すように、通常のバイポ
ーラＩＣの場合と同様、シリコン基板２内に埋め込み層
33を形成し、シリコン酸化膜６の１部を開口し、シリコ
ン酸化膜６の上面に、コレクタ電極22を設けてもよい。
ーラＩＣの場合と同様、シリコン基板２内に埋め込み層
33を形成し、シリコン酸化膜６の１部を開口し、シリコ
ン酸化膜６の上面に、コレクタ電極22を設けてもよい。
【００４０】なお、本実施例においては、エミッタ３を
ＳｉＣで形成したが、エミッタ３とベース４間をヘテロ
接合できるのものであれば、どのようなものでもよい。
ＳｉＣで形成したが、エミッタ３とベース４間をヘテロ
接合できるのものであれば、どのようなものでもよい。
【００４１】なお、本実施例においては、ＳｉＣとして
３Ｃ−ＳｉＣを用いたが、他のＳｉＣでもよく、たとえ
ば４Ｈ−ＳｉＣ、６Ｈ−ＳｉＣ、１５Ｒ−ＳｉＣであっ
てもよい。
３Ｃ−ＳｉＣを用いたが、他のＳｉＣでもよく、たとえ
ば４Ｈ−ＳｉＣ、６Ｈ−ＳｉＣ、１５Ｒ−ＳｉＣであっ
てもよい。
【００４２】
【発明の効果】請求項１、請求項２、請求項３、および
請求項４にかかるヘテロ接合半導体装置またはその製造
方法は、半導体基板表面から、半導体基板の材質より禁
制帯幅が広いかまたは同じである第１導電型の第１領域
を単結晶成長させ、前記第１領域の上にダミー膜を形成
し、前記半導体基板の材質より禁制帯幅が広く、かつ単
結晶で構成された第１導電型の第３領域を前記ダミー膜
のうえに形成し、前記ダミー膜を除去し、前記半導体基
板の材質と禁制帯幅が同じであり、かつ単結晶で構成さ
れた第２導電型の第２領域を前記ダミー膜を除去した部
分に形成することを特徴とする。
請求項４にかかるヘテロ接合半導体装置またはその製造
方法は、半導体基板表面から、半導体基板の材質より禁
制帯幅が広いかまたは同じである第１導電型の第１領域
を単結晶成長させ、前記第１領域の上にダミー膜を形成
し、前記半導体基板の材質より禁制帯幅が広く、かつ単
結晶で構成された第１導電型の第３領域を前記ダミー膜
のうえに形成し、前記ダミー膜を除去し、前記半導体基
板の材質と禁制帯幅が同じであり、かつ単結晶で構成さ
れた第２導電型の第２領域を前記ダミー膜を除去した部
分に形成することを特徴とする。
【００４３】このように、第３領域を形成後、第２領域
を形成することができるので、たとえば第３領域に３Ｃ
−ＳｉＣを用いて高温で形成する場合であっても、第２
領域に第３領域形成時の高温を与えないようにすること
ができる。
を形成することができるので、たとえば第３領域に３Ｃ
−ＳｉＣを用いて高温で形成する場合であっても、第２
領域に第３領域形成時の高温を与えないようにすること
ができる。
【００４４】これにより、第２領域が高温プロセスによ
り拡散することを防止することができ、高速バイポーラ
トランジスタに必要な薄いベース層を得ることができ
る。
り拡散することを防止することができ、高速バイポーラ
トランジスタに必要な薄いベース層を得ることができ
る。
【００４５】また、第１領域を半導体基板の材質より禁
制帯幅が広くなるよう形成した場合には、第２領域と第
３領域の間だけでなく、第１領域と第２領域の間もヘテ
ロ接合とすることができる。また、第１領域および第３
領域が同じＳｉＣで形成されていることから、第３領域
種部および第１領域を１度に形成することができる。こ
れにより、さらに工程を簡略化することができる。
制帯幅が広くなるよう形成した場合には、第２領域と第
３領域の間だけでなく、第１領域と第２領域の間もヘテ
ロ接合とすることができる。また、第１領域および第３
領域が同じＳｉＣで形成されていることから、第３領域
種部および第１領域を１度に形成することができる。こ
れにより、さらに工程を簡略化することができる。
【００４６】また、第１領域を半導体基板の材質より禁
制帯幅が広くなるよう形成した場合には、第１領域およ
び第３領域が同じ禁制帯幅の材質で形成されていること
から、第１領域と第３領域を逆に使用することができ、
Ｉ2Ｌ回路等の形成が容易となる。
制帯幅が広くなるよう形成した場合には、第１領域およ
び第３領域が同じ禁制帯幅の材質で形成されていること
から、第１領域と第３領域を逆に使用することができ、
Ｉ2Ｌ回路等の形成が容易となる。
【図１】ヘテロ接合バイポーラトランジスタ21の製造工
程を示す図である。
程を示す図である。
【図２】コレクタ12をＳｉで形成したヘテロ接合バイポ
ーラトランジスタの製造工程の１部を示す図である。
ーラトランジスタの製造工程の１部を示す図である。
【図３】本発明をＩＣとして用いた場合の構造を示す図
である。
である。
【図４】ヘテロ接合バイポーラトランジスタ１のエネル
ギーバンド構造図である。
ギーバンド構造図である。
【図５】従来のヘテロ接合バイポーラトランジスタ１の
製造工程を示す図である。
製造工程を示す図である。
２・・・シリコン基板 ３・・・エミッタ ４・・・ベース 12・・・コレクタ 13・・・第３領域種部 14・・・シリコン窒化膜
Claims (4)
- 【請求項１】半導体基板表面から、半導体基板の材質よ
り禁制帯幅が広いかまたは同じである第１導電型の第１
領域を単結晶成長させる第１の工程、 前記第１領域の上にダミー膜を形成する第２の工程、 前記ダミー膜の上に、前記半導体基板の材質より禁制帯
幅が広く、かつ単結晶で構成された第１導電型の第３領
域を形成する第３の工程、 前記ダミー膜を除去する第４の工程、 前記ダミー膜を除去した部分に、前記半導体基板の材質
と禁制帯幅が同じで、かつ単結晶で構成された第２導電
型の第２領域を形成する第５の工程、 を備えたことを特徴とするヘテロ接合半導体装置の製造
方法。 - 【請求項２】半導体基板上に絶縁膜を形成するととも
に、絶縁膜の一部をエッチングにより取り除き、第１の
基板表面露出部を形成する第１の工程、 前記半導体基板の材質より禁制帯幅が広いかまたは同じ
である第１導電型の第１領域および半導体基板の材質よ
り禁制帯幅が広いかまたは同じである第３領域種部を第
１の基板表面露出部を単結晶成長させることにより、基
板表面に形成する第２の工程、 前記基板表面に第２の基板表面露出部を形成するととも
に、この第２の基板表面露出部から、前記第３領域種部
および第１領域を覆うダミー膜を形成する第３の工程、 前記ダミー膜の１部を取り除き、前記第３領域種部を露
出させる第４の工程、 前記第３領域種部を単結晶成長させることにより、半導
体基板の材質より禁制帯幅の広い第１導電型の第３領域
を形成しダミー膜の１部を覆う第５の工程、 前記ダミー膜を前記絶縁膜には影響を与えない手段で完
全に取り除き、第２の基板表面露出部を露出させる第６
の工程、 前記第６の工程で露出させた、第２の基板表面露出部を
単結晶成長させ、半導体基板の材質と禁制帯幅が同じで
ある第２導電型の第２領域を前記ダミー膜を除去した部
分に形成する第７の工程、 を備えたことを特徴とするヘテロ接合半導体装置の製造
方法。 - 【請求項３】請求項２のヘテロ接合半導体装置の製造方
法において、 第１導電型の第１領域および第３領域は、ＳｉＣで形成
されており、 第２導電型の第２領域は、Ｓｉで形成されていること、 を特徴とするヘテロ接合半導体装置の製造方法。 - 【請求項４】半導体基板、 半導体基板表面から単結晶成長し、半導体基板の材質よ
り禁制帯幅が広い第１導電型の第１領域、 半導体基板の材質と同じ禁制帯幅を有し、半導体基板表
面から単結晶成長するとともに、第１領域の１部を覆う
第２導電型の第２領域、 半導体基板の材質より禁制帯幅が広く、半導体基板表面
から単結晶成長するとともに、第２領域の１部を覆う第
１導電型の第３領域、 を備えたことを特徴とするヘテロ接合半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4037869A JPH05235016A (ja) | 1992-02-25 | 1992-02-25 | ヘテロ接合半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4037869A JPH05235016A (ja) | 1992-02-25 | 1992-02-25 | ヘテロ接合半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05235016A true JPH05235016A (ja) | 1993-09-10 |
Family
ID=12509546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4037869A Pending JPH05235016A (ja) | 1992-02-25 | 1992-02-25 | ヘテロ接合半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05235016A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6870204B2 (en) * | 2001-11-21 | 2005-03-22 | Astralux, Inc. | Heterojunction bipolar transistor containing at least one silicon carbide layer |
| KR20110063775A (ko) * | 2008-08-28 | 2011-06-14 | 어플라이드 머티어리얼스, 인코포레이티드 | 프로세스 키트 차폐물 및 이의 사용 방법 |
-
1992
- 1992-02-25 JP JP4037869A patent/JPH05235016A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6870204B2 (en) * | 2001-11-21 | 2005-03-22 | Astralux, Inc. | Heterojunction bipolar transistor containing at least one silicon carbide layer |
| US6893932B2 (en) | 2001-11-21 | 2005-05-17 | Astralux, Inc. | Heterojunction bipolar transistor containing at least one silicon carbide layer |
| KR20110063775A (ko) * | 2008-08-28 | 2011-06-14 | 어플라이드 머티어리얼스, 인코포레이티드 | 프로세스 키트 차폐물 및 이의 사용 방법 |
| JP2012501387A (ja) * | 2008-08-28 | 2012-01-19 | アプライド マテリアルズ インコーポレイテッド | プロセスキット・シールド及びその使用方法 |
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