JPH05235307A - 半導体装置およびフォトマスク - Google Patents
半導体装置およびフォトマスクInfo
- Publication number
- JPH05235307A JPH05235307A JP3306892A JP3306892A JPH05235307A JP H05235307 A JPH05235307 A JP H05235307A JP 3306892 A JP3306892 A JP 3306892A JP 3306892 A JP3306892 A JP 3306892A JP H05235307 A JPH05235307 A JP H05235307A
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- JP
- Japan
- Prior art keywords
- region
- transistor gate
- capacitor
- semiconductor device
- regions
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Preparing Plates And Mask In Photomechanical Process (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 ２層以上のトランジスタゲート領域，キャパ
シタ領域またはその組み合わせにより構成される半導体
装置の上層のパターン形成時のエッチング残りを軽減さ
せ、半導体装置の微細化，高集積化を可能とする。 【構成】 素子分離領域１と下層トランジスタゲート領
域２と上層トランジスタゲート領域３とドレイン領域４
へのコンタクトパターン領域５を主な構成とするレイア
ウトであり、上層トランジスタゲート領域３の端と比較
し、下層トランジスタゲート領域２の端が突出している
マスクパターンのレイアウトとしている。
シタ領域またはその組み合わせにより構成される半導体
装置の上層のパターン形成時のエッチング残りを軽減さ
せ、半導体装置の微細化，高集積化を可能とする。 【構成】 素子分離領域１と下層トランジスタゲート領
域２と上層トランジスタゲート領域３とドレイン領域４
へのコンタクトパターン領域５を主な構成とするレイア
ウトであり、上層トランジスタゲート領域３の端と比較
し、下層トランジスタゲート領域２の端が突出している
マスクパターンのレイアウトとしている。
Description
【０００１】
【産業上の利用分野】本発明は、高集積ＭＯＳメモリー
分野における半導体装置およびフォトマスクに関する。
分野における半導体装置およびフォトマスクに関する。
【０００２】
【従来の技術】半導体装置、特に微細化，高集積化の著
しいＭＯＳメモリーの分野では多層にトランジスタゲー
ト領域またはキャパシタ領域を形成することが一般的に
なってきている。
しいＭＯＳメモリーの分野では多層にトランジスタゲー
ト領域またはキャパシタ領域を形成することが一般的に
なってきている。
【０００３】多層にトランジスタゲート領域またはキャ
パシタ領域を形成する際に発生してくる問題点の一つと
して、上層のトランジスタゲート領域またはキャパシタ
領域をエッチングで形成する際に下層のトランジスタゲ
ート領域またはキャパシタ領域の側壁部に発生するエッ
チング残りがあげられる。このエッチング残りが発生し
たまま半導体装置の製造を行った場合上層の隣合ったト
ランジスタゲート領域またはキャパシタ領域間でリーク
が発生するため不良となってしまう。このエッチングの
残りを除去するための従来の技術としてはエッチングの
特性を等方性にする手段やエッチングの時間を長くする
手段がとられたり、エッチングの後にエッチング残りを
酸化して焼ききる等の手段が一般に用いられてきた。
パシタ領域を形成する際に発生してくる問題点の一つと
して、上層のトランジスタゲート領域またはキャパシタ
領域をエッチングで形成する際に下層のトランジスタゲ
ート領域またはキャパシタ領域の側壁部に発生するエッ
チング残りがあげられる。このエッチング残りが発生し
たまま半導体装置の製造を行った場合上層の隣合ったト
ランジスタゲート領域またはキャパシタ領域間でリーク
が発生するため不良となってしまう。このエッチングの
残りを除去するための従来の技術としてはエッチングの
特性を等方性にする手段やエッチングの時間を長くする
手段がとられたり、エッチングの後にエッチング残りを
酸化して焼ききる等の手段が一般に用いられてきた。
【０００４】例として標準的なマスクＲＯＭ（リード
オンリー メモリー）のメモリーセルに用いられる下層
と上層にポリシリコンゲート領域をそれぞれ配置するマ
スクパターンレイアウトの従来例を図２にしたがって説
明する。
オンリー メモリー）のメモリーセルに用いられる下層
と上層にポリシリコンゲート領域をそれぞれ配置するマ
スクパターンレイアウトの従来例を図２にしたがって説
明する。
【０００５】図２は従来例の要部平面レイアウト図であ
る。図２に示すレイアウトは、素子分離領域１と下層ト
ランジスタゲート領域２と上層トランジスタゲート領域
３とドレイン領域４へのコンタクトパターン領域５を主
な構成とするレイアウトであり、上層トランジスタゲー
ト領域３の端と、下層トランジスタゲート領域２の端を
そろえたマスクパターンのレイアウトとしていた。
る。図２に示すレイアウトは、素子分離領域１と下層ト
ランジスタゲート領域２と上層トランジスタゲート領域
３とドレイン領域４へのコンタクトパターン領域５を主
な構成とするレイアウトであり、上層トランジスタゲー
ト領域３の端と、下層トランジスタゲート領域２の端を
そろえたマスクパターンのレイアウトとしていた。
【０００６】
【発明が解決しようとする課題】このような従来の構成
では、エッチングの特性を等方性にする手法やエッチン
グの時間を長くする手法に関しては、エッチングの特性
を等方性にする程、またエッチングの時間を長くする程
上層のパターンのエッチング寸法シフトが顕著となり、
微細化，高集積化に不利な条件となってしまっていた。
では、エッチングの特性を等方性にする手法やエッチン
グの時間を長くする手法に関しては、エッチングの特性
を等方性にする程、またエッチングの時間を長くする程
上層のパターンのエッチング寸法シフトが顕著となり、
微細化，高集積化に不利な条件となってしまっていた。
【０００７】また、エッチング残りを酸化して焼ききる
手法に関しても、酸化によるトランジスタ特性の劣化等
の問題を有するため、微細化，高集積化に不利な条件と
なってしまっていた。
手法に関しても、酸化によるトランジスタ特性の劣化等
の問題を有するため、微細化，高集積化に不利な条件と
なってしまっていた。
【０００８】本発明は上記課題を解決するもので、エッ
チング残渣によるリーク電流の発生がなく、微細化，高
集積化に適した半導体装置およびフォトマスクを提供す
ることを目的とする。
チング残渣によるリーク電流の発生がなく、微細化，高
集積化に適した半導体装置およびフォトマスクを提供す
ることを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に本発明は、積層形成された複数のトランジスタゲート
領域，複数のキャパシタ領域またはトランジスタゲート
領域とキャパシタ領域とを組み合わせた複合領域のうち
下層のトランジスタゲート領域またはキャパシタ領域の
端部パターンが上層のトランジスタ領域またはキャパシ
タ領域のパターン端部より突出している半導体装置と、
下層のトランジスタゲート領域またはキャパシタ領域の
端部マスクパターンが上層のトランジスタ領域またはキ
ャパシタ領域のマスクパターンの端部より突出している
フォトマスクよりなる。
に本発明は、積層形成された複数のトランジスタゲート
領域，複数のキャパシタ領域またはトランジスタゲート
領域とキャパシタ領域とを組み合わせた複合領域のうち
下層のトランジスタゲート領域またはキャパシタ領域の
端部パターンが上層のトランジスタ領域またはキャパシ
タ領域のパターン端部より突出している半導体装置と、
下層のトランジスタゲート領域またはキャパシタ領域の
端部マスクパターンが上層のトランジスタ領域またはキ
ャパシタ領域のマスクパターンの端部より突出している
フォトマスクよりなる。
【００１０】
【作用】上記構成により、上層のパターン形成のための
エッチング工程において、エッチング残りの発生しやす
い箇所である下層トランジスタゲートの側壁部の被エッ
チング部が長くなることからエッチング残りの程度を軽
減することが可能となり、半導体素子の微細化を妨げず
に得ることができるため、半導体装置の微細化，高集積
化に有利となる。
エッチング工程において、エッチング残りの発生しやす
い箇所である下層トランジスタゲートの側壁部の被エッ
チング部が長くなることからエッチング残りの程度を軽
減することが可能となり、半導体素子の微細化を妨げず
に得ることができるため、半導体装置の微細化，高集積
化に有利となる。
【００１１】
【実施例】図１は本発明の一実施例の要部平面レイアウ
ト図である。図１に示すレイアウトは、素子分離領域１
と下層トランジスタゲート領域２と上層トランジスタゲ
ート領域３とドレイン領域４へのコンタクトパターン領
域５を主な構成とするレイアウトであり、上層トランジ
スタゲート領域３の端と比較し、下層トランジスタゲー
ト領域２の端が突出しているマスクパターンのレイアウ
トとしている。
ト図である。図１に示すレイアウトは、素子分離領域１
と下層トランジスタゲート領域２と上層トランジスタゲ
ート領域３とドレイン領域４へのコンタクトパターン領
域５を主な構成とするレイアウトであり、上層トランジ
スタゲート領域３の端と比較し、下層トランジスタゲー
ト領域２の端が突出しているマスクパターンのレイアウ
トとしている。
【００１２】このような構成によって上層のトランジス
タゲート領域３のポリシリコンをエッチングした時、従
来の構成の場合よりエッチング残渣が少なくなることを
見いだした。
タゲート領域３のポリシリコンをエッチングした時、従
来の構成の場合よりエッチング残渣が少なくなることを
見いだした。
【００１３】以上の実施例はトランジスタゲート領域を
積層した場合について述べたが、キャパシタ領域を積層
した場合またはトランジスタゲート領域をキャパシタ領
域とを組み合わせた複合積層構成の場合にも適用でき
る。
積層した場合について述べたが、キャパシタ領域を積層
した場合またはトランジスタゲート領域をキャパシタ領
域とを組み合わせた複合積層構成の場合にも適用でき
る。
【００１４】
【発明の効果】以上の実施例から明らかなように本発明
は、積層形成された複数のトランジスタゲート領域，複
数のキャパシタ領域またはトランジスタゲート領域とキ
ャパシタ領域とを組み合わせた複合領域のうち、下層の
トランジスタゲート領域またはキャパシタ領域の端部パ
ターンが上層のトランジスタ領域またはキャパシタ領域
のパターン端部より突出している半導体装置と、下層の
トランジスタゲート領域またはキャパシタ領域の端部マ
スクパターンが上層のトランジスタ領域またはキャパシ
タ領域のマスクパターンの端部より突出しているフォト
マスクよりなるので、エッチング残渣によるリーク電流
の発生がなく、微細化，高集積化に適した半導体装置お
よびフォトマスクを提供できる。
は、積層形成された複数のトランジスタゲート領域，複
数のキャパシタ領域またはトランジスタゲート領域とキ
ャパシタ領域とを組み合わせた複合領域のうち、下層の
トランジスタゲート領域またはキャパシタ領域の端部パ
ターンが上層のトランジスタ領域またはキャパシタ領域
のパターン端部より突出している半導体装置と、下層の
トランジスタゲート領域またはキャパシタ領域の端部マ
スクパターンが上層のトランジスタ領域またはキャパシ
タ領域のマスクパターンの端部より突出しているフォト
マスクよりなるので、エッチング残渣によるリーク電流
の発生がなく、微細化，高集積化に適した半導体装置お
よびフォトマスクを提供できる。
【図１】本発明の一実施例の半導体装置の要部平面レイ
アウト図
アウト図
【図２】従来の半導体装置の要部平面レイアウト図
１ 素子分離領域 ２ 下層トランジスタゲート領域 ３ 上層トランジスタゲート領域 ４ ドレイン領域 ５ コンタクトパターン領域
Claims (2)
- 【請求項１】 半導体基板と、その半導体基板上に積層
形成された複数のトランジスタゲート領域，複数のキャ
パシタ領域またはトランジスタゲート領域とキャパシタ
領域とを組み合わせた複合積層領域とを少なくとも有す
る半導体装置において、前記複数のトランジスタゲート
領域，複数のキャパシタ領域または複合積層領域のうち
下層のトランジスタゲート領域またはキャパシタ領域の
端部パターンが上層のトランジスタ領域またはキャパシ
タ領域のパターン端部より突出していることを特徴とす
る半導体装置。 - 【請求項２】 半導体基板上にトランジスタゲート領
域，キャパシタ領域またはトランジスタゲート領域とキ
ャパシタ領域とを組み合わせた複合積層領域を積層形成
するためのフォトマスクにおいて、下層のトランジスタ
ゲート領域またはキャパシタ領域の端部マスクパターン
が上層のトランジスタ領域またはキャパシタ領域のマス
クパターンの端部より突出していることを特徴とするフ
ォトマスク。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3306892A JPH05235307A (ja) | 1992-02-20 | 1992-02-20 | 半導体装置およびフォトマスク |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3306892A JPH05235307A (ja) | 1992-02-20 | 1992-02-20 | 半導体装置およびフォトマスク |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05235307A true JPH05235307A (ja) | 1993-09-10 |
Family
ID=12376416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3306892A Pending JPH05235307A (ja) | 1992-02-20 | 1992-02-20 | 半導体装置およびフォトマスク |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05235307A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100454131B1 (ko) * | 2002-06-05 | 2004-10-26 | 삼성전자주식회사 | 라인형 패턴을 갖는 반도체 소자 및 그 레이아웃 방법 |
| US9812501B2 (en) | 2015-01-05 | 2017-11-07 | Samsung Electronics Co., Ltd. | Variable resistance memory devices and methods of manufacturing the same |
-
1992
- 1992-02-20 JP JP3306892A patent/JPH05235307A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100454131B1 (ko) * | 2002-06-05 | 2004-10-26 | 삼성전자주식회사 | 라인형 패턴을 갖는 반도체 소자 및 그 레이아웃 방법 |
| US9812501B2 (en) | 2015-01-05 | 2017-11-07 | Samsung Electronics Co., Ltd. | Variable resistance memory devices and methods of manufacturing the same |
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