JPH10199875A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10199875A JPH10199875A JP9002735A JP273597A JPH10199875A JP H10199875 A JPH10199875 A JP H10199875A JP 9002735 A JP9002735 A JP 9002735A JP 273597 A JP273597 A JP 273597A JP H10199875 A JPH10199875 A JP H10199875A
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- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
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- H10W10/0147—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations of trenches having shapes other than rectangular or V-shape the shapes being altered by a local oxidation of silicon process, e.g. trench corner rounding by LOCOS
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Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【課題】 半導体装置において、より微細な素子分離を
実現する。 【解決手段】 半導体基板１上にパッド酸化膜２，バッ
ファのポリシリコン膜３，窒化膜４を順次堆積し、素子
領域部の窒化膜４，ポリシリコン膜３，パッド酸化膜２
を除去後に、シリコン基板１の一部をエッチング除去
し、フィールド酸化を行う。フィールド酸化後、窒化膜
４をエッチング除去し、ポリシリコン膜３が露出したと
きに酸化する。素子領域部の酸化したポリシリコン（酸
化膜）およびパッド酸化膜をエッチング除去することに
より、素子領域を形成する。
実現する。 【解決手段】 半導体基板１上にパッド酸化膜２，バッ
ファのポリシリコン膜３，窒化膜４を順次堆積し、素子
領域部の窒化膜４，ポリシリコン膜３，パッド酸化膜２
を除去後に、シリコン基板１の一部をエッチング除去
し、フィールド酸化を行う。フィールド酸化後、窒化膜
４をエッチング除去し、ポリシリコン膜３が露出したと
きに酸化する。素子領域部の酸化したポリシリコン（酸
化膜）およびパッド酸化膜をエッチング除去することに
より、素子領域を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に薄膜のポリシリコン膜もしくはアモル
ファスシリコン膜を成膜し、その成膜した膜を後工程で
除去する処理を行う半導体装置の製造方法に関するもの
である。
方法に関し、特に薄膜のポリシリコン膜もしくはアモル
ファスシリコン膜を成膜し、その成膜した膜を後工程で
除去する処理を行う半導体装置の製造方法に関するもの
である。
【０００２】
【従来の技術】集積回路の高集積化に伴い、集積回路を
構成するトランジスタ・配線・コンタクト等の各素子の
微細化が必要となる。また、素子と素子を分離するため
の素子分離幅も微細化しなければならない。
構成するトランジスタ・配線・コンタクト等の各素子の
微細化が必要となる。また、素子と素子を分離するため
の素子分離幅も微細化しなければならない。
【０００３】半導体の素子分離法として、一般的にＬＯ
ＣＯＳ法が用いられてきた。ＬＯＣＯＳ法は、フィール
ド酸化時に発生するバーズ・ビーク（Ｂｉｒｄ’ｓ Ｂ
ｅａｋ）の問題があった。バーズ・ビークが発生するこ
とにより、素子分離幅・素子幅の寸法制御が困難とな
る。窒化膜の下に形成されるバッド酸化膜のバーズ・ビ
ークを押さえるため、パッド酸化膜を薄膜化し微細化に
対応してきた。
ＣＯＳ法が用いられてきた。ＬＯＣＯＳ法は、フィール
ド酸化時に発生するバーズ・ビーク（Ｂｉｒｄ’ｓ Ｂ
ｅａｋ）の問題があった。バーズ・ビークが発生するこ
とにより、素子分離幅・素子幅の寸法制御が困難とな
る。窒化膜の下に形成されるバッド酸化膜のバーズ・ビ
ークを押さえるため、パッド酸化膜を薄膜化し微細化に
対応してきた。
【０００４】しかしながら、更なる微細化のため、バー
ズ・ビークの寸法およびパッド酸化膜の薄膜化による酸
化時の基板への応力によるリーク電流の増加等のため、
微細な素子分離が困難になってきている。
ズ・ビークの寸法およびパッド酸化膜の薄膜化による酸
化時の基板への応力によるリーク電流の増加等のため、
微細な素子分離が困難になってきている。
【０００５】そこで、窒化膜とパッド酸化膜との間にポ
リシリコン膜を挾む構造にするポリ・バッファーＬＯＣ
ＯＳが提案されている。ポリシリコン膜を挾むことによ
り、バーズ・ビークを低減し、基板への応力を緩和す
る。
リシリコン膜を挾む構造にするポリ・バッファーＬＯＣ
ＯＳが提案されている。ポリシリコン膜を挾むことによ
り、バーズ・ビークを低減し、基板への応力を緩和す
る。
【０００６】素子分離幅が０．２５μｍ程度の２５６Ｍ
ｂｉｔ ＤＲＡＭ以降に対応した素子分離法として、ポ
リ・バッファーＬＯＣＯＳを応用したポリ・バッファー
・リセスドＬＯＣＯＳがＩＥＤＭ９２に提案されてい
る。
ｂｉｔ ＤＲＡＭ以降に対応した素子分離法として、ポ
リ・バッファーＬＯＣＯＳを応用したポリ・バッファー
・リセスドＬＯＣＯＳがＩＥＤＭ９２に提案されてい
る。
【０００７】以下、ポリ・バッファー・リセスドＬＯＣ
ＯＳによるフィールド分離酸化膜の形成方法を図９を用
いて説明する。図９（ａ）に示されるように、シリコン
基板１０１上にパッド酸化膜１０２が１０ｎｍ，ポリシ
リコン膜１０３が５０ｎｍ，窒化膜１０４が２００ｎｍ
程度成膜される。次にフォトリソグラフィー工程を行い
レジストパターン（図示せず）が形成され、レジストを
マスクとして窒化膜１０４およびポリシリコン膜１０３
およびパッド酸化膜１０２およびシリコン基板１０１が
エッチングされる。このとき、シリコン基板１０１のエ
ッチング深さは、２５〜２００ｎｍ程度である。
ＯＳによるフィールド分離酸化膜の形成方法を図９を用
いて説明する。図９（ａ）に示されるように、シリコン
基板１０１上にパッド酸化膜１０２が１０ｎｍ，ポリシ
リコン膜１０３が５０ｎｍ，窒化膜１０４が２００ｎｍ
程度成膜される。次にフォトリソグラフィー工程を行い
レジストパターン（図示せず）が形成され、レジストを
マスクとして窒化膜１０４およびポリシリコン膜１０３
およびパッド酸化膜１０２およびシリコン基板１０１が
エッチングされる。このとき、シリコン基板１０１のエ
ッチング深さは、２５〜２００ｎｍ程度である。
【０００８】次に図９（ｂ）に示されるように、パッド
酸化膜１０２が３０ｎｍ程度エッチングされ、６ｎｍ程
度の側壁酸化膜１０５と２５ｎｍ程度の側面窒化膜１０
６とが形成される。
酸化膜１０２が３０ｎｍ程度エッチングされ、６ｎｍ程
度の側壁酸化膜１０５と２５ｎｍ程度の側面窒化膜１０
６とが形成される。
【０００９】次に図９（ｃ）に示されるように、フィー
ルド酸化が３５０ｎｍ程度行われ、フィールド酸化膜１
０７が形成される。このとき、側面窒化膜１０６がバー
ズ・ビークの発生を抑制し、より微細な素子分離幅に対
応できる。
ルド酸化が３５０ｎｍ程度行われ、フィールド酸化膜１
０７が形成される。このとき、側面窒化膜１０６がバー
ズ・ビークの発生を抑制し、より微細な素子分離幅に対
応できる。
【００１０】
【発明が解決しようとする課題】応力を緩和するポリシ
リコン膜は、トランジスタ・拡散層等を形成するため
に、フィールド酸化後に窒化膜と同様に除去しなければ
ならない。また、より微細な分離間隔を実現するため
に、ポリシリコン膜と、その下のパッド酸化膜とをより
薄膜化しなければならない。バッファのポリシリコン膜
は、基板への応力を緩和する代わりにポリシリコン膜自
体にボイドが発生することが一般的に知られている。特
に、バーズ・ビークが伸びるパターンのエッジ付近の地
点にボイドが発生する。
リコン膜は、トランジスタ・拡散層等を形成するため
に、フィールド酸化後に窒化膜と同様に除去しなければ
ならない。また、より微細な分離間隔を実現するため
に、ポリシリコン膜と、その下のパッド酸化膜とをより
薄膜化しなければならない。バッファのポリシリコン膜
は、基板への応力を緩和する代わりにポリシリコン膜自
体にボイドが発生することが一般的に知られている。特
に、バーズ・ビークが伸びるパターンのエッジ付近の地
点にボイドが発生する。
【００１１】このボイド部分では、窒化膜の除去時にポ
リシリコン膜の下の酸化膜もエッチングされてしまう。
この状態でポリシリコン膜が除去されると、ボイド発生
部では、パッド酸化膜がないか、もしくは薄いため、ポ
リシリコン膜のエッチング時に、基板に穴があいてしま
う。これは、基板がポリシリコン膜とエッチング選択比
がほとんどないシリコン単結晶であるためである。
リシリコン膜の下の酸化膜もエッチングされてしまう。
この状態でポリシリコン膜が除去されると、ボイド発生
部では、パッド酸化膜がないか、もしくは薄いため、ポ
リシリコン膜のエッチング時に、基板に穴があいてしま
う。これは、基板がポリシリコン膜とエッチング選択比
がほとんどないシリコン単結晶であるためである。
【００１２】基板に穴があいてしまうと、トランジスタ
を形成した場合、リーク電流・抵抗の増加等の特性の劣
化・ばらつきが発生し、デバイスの特性を満足に満たせ
ない。また、特性を満たしたとしても、活性領域の形状
の美観を損ねるという問題もあった。
を形成した場合、リーク電流・抵抗の増加等の特性の劣
化・ばらつきが発生し、デバイスの特性を満足に満たせ
ない。また、特性を満たしたとしても、活性領域の形状
の美観を損ねるという問題もあった。
【００１３】バッファのポリシリコン膜にボイドを発生
させない方法として、ポリシリコン膜に窒素をドーピン
グする方法が、ＩＥＤＭ９４に提案されている。しかし
ながら、ボイドを発生させないということは、応力の緩
和の効果が劣化する、また、ポリシリコン膜に窒素をド
ーピングするといった特別の装置を必要とする。
させない方法として、ポリシリコン膜に窒素をドーピン
グする方法が、ＩＥＤＭ９４に提案されている。しかし
ながら、ボイドを発生させないということは、応力の緩
和の効果が劣化する、また、ポリシリコン膜に窒素をド
ーピングするといった特別の装置を必要とする。
【００１４】本発明の目的は、シリコン基板に穴等が開
くことなく、電気的な特性も劣化させず、ポリシリコン
バッファーＬＯＣＯＳを微細な素子分離方法として用
い、かつ特別の装置を必要とせず、従来の製造工程で製
造できる半導体装置の製造方法を提供することにある。
くことなく、電気的な特性も劣化させず、ポリシリコン
バッファーＬＯＣＯＳを微細な素子分離方法として用
い、かつ特別の装置を必要とせず、従来の製造工程で製
造できる半導体装置の製造方法を提供することにある。
【００１５】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置の製造方法は、半導体基板
上に素子領域と素子間を電気的に分離する分離領域を有
し、素子領域の一部にトランジスタを有する半導体装置
の製造方法であって、ポリシリコン膜もしくはアモルフ
ァスシリコン膜をバッファとして素子分離膜を形成し、
素子分離膜の形成後に、ポリシリコン膜もしくはアモル
ファスシリコン膜を酸化してシリコン酸化膜に変成し、
該酸化膜を除去する。
め、本発明に係る半導体装置の製造方法は、半導体基板
上に素子領域と素子間を電気的に分離する分離領域を有
し、素子領域の一部にトランジスタを有する半導体装置
の製造方法であって、ポリシリコン膜もしくはアモルフ
ァスシリコン膜をバッファとして素子分離膜を形成し、
素子分離膜の形成後に、ポリシリコン膜もしくはアモル
ファスシリコン膜を酸化してシリコン酸化膜に変成し、
該酸化膜を除去する。
【００１６】また積層工程と、基板エッチング工程と、
フィールド形成工程と、エッチング工程と、除去工程と
を有する半導体装置の製造方法であって、半導体装置
は、半導体基板上に素子領域と素子間を電気的に分離す
る分離領域を有し、素子領域の一部にトランジスタを有
するものであり、積層工程は、半導体基板上に第１の酸
化膜，ポリシリコン膜，シリコン窒化膜を順次積層する
処理であり、基板エッチング工程は、素子分離領域とな
る部分の前記シリコン窒化膜と前記ポリシリコン膜と前
記第１の酸化膜を完全に除去し、素子分離領域となる部
分の前記半導体基板の一部をエッチング除去する処理で
あり、フィールド形成工程は、半導体基板のエッチング
部をフィールド酸化しフィールド酸化膜を形成する処理
であり、エッチング工程は、前記シリコン窒化膜をエッ
チング除去する処理であり、除去工程は、前記ポリシリ
コン膜を酸化して第２の酸化膜を形成し、素子領域上の
第１および第２の酸化膜を除去する処理である。
フィールド形成工程と、エッチング工程と、除去工程と
を有する半導体装置の製造方法であって、半導体装置
は、半導体基板上に素子領域と素子間を電気的に分離す
る分離領域を有し、素子領域の一部にトランジスタを有
するものであり、積層工程は、半導体基板上に第１の酸
化膜，ポリシリコン膜，シリコン窒化膜を順次積層する
処理であり、基板エッチング工程は、素子分離領域とな
る部分の前記シリコン窒化膜と前記ポリシリコン膜と前
記第１の酸化膜を完全に除去し、素子分離領域となる部
分の前記半導体基板の一部をエッチング除去する処理で
あり、フィールド形成工程は、半導体基板のエッチング
部をフィールド酸化しフィールド酸化膜を形成する処理
であり、エッチング工程は、前記シリコン窒化膜をエッ
チング除去する処理であり、除去工程は、前記ポリシリ
コン膜を酸化して第２の酸化膜を形成し、素子領域上の
第１および第２の酸化膜を除去する処理である。
【００１７】また積層工程と、膜エッチング工程と、フ
ィールド形成工程と、エッチング工程と、除去工程とを
有する半導体装置の製造方法であって、半導体装置は、
半導体基板上に素子領域と素子間を電気的に分離する分
離領域を有し、素子領域の一部にトランジスタを有する
ものであり、積層工程は、半導体基板上に、第１の酸化
膜，ポリシリコン膜，シリコン窒化膜を順次積層する処
理であり、膜エッチング工程は、素子分離領域となる部
分の前記シリコン窒化膜を完全に除去し、素子分離領域
となる部分の前記ポリシリコン膜の一部をエッチング除
去する処理であり、フィールド形成工程は、ポリシリコ
ン膜のエッチング部をフィールド酸化しフィールド酸化
膜を形成する処理であり、エッチング工程は、前記シリ
コン窒化膜をエッチング除去する処理であり、除去工程
は、前記ポリシリコン膜を酸化して第２の酸化膜を形成
し、素子領域上の第１および第２の酸化膜を除去する処
理である。
ィールド形成工程と、エッチング工程と、除去工程とを
有する半導体装置の製造方法であって、半導体装置は、
半導体基板上に素子領域と素子間を電気的に分離する分
離領域を有し、素子領域の一部にトランジスタを有する
ものであり、積層工程は、半導体基板上に、第１の酸化
膜，ポリシリコン膜，シリコン窒化膜を順次積層する処
理であり、膜エッチング工程は、素子分離領域となる部
分の前記シリコン窒化膜を完全に除去し、素子分離領域
となる部分の前記ポリシリコン膜の一部をエッチング除
去する処理であり、フィールド形成工程は、ポリシリコ
ン膜のエッチング部をフィールド酸化しフィールド酸化
膜を形成する処理であり、エッチング工程は、前記シリ
コン窒化膜をエッチング除去する処理であり、除去工程
は、前記ポリシリコン膜を酸化して第２の酸化膜を形成
し、素子領域上の第１および第２の酸化膜を除去する処
理である。
【００１８】また積層工程と、リセス形成工程と、フィ
ールド形成工程と、エッチング工程と、除去工程とを有
する半導体装置の製造方法であって、半導体装置は、半
導体基板上に素子領域と素子間を電気的に分離する分離
領域を有し、素子領域の一部にトランジスタを有するも
のであり、積層工程は、半導体基板上に第１の酸化膜，
ポリシリコン膜，シリコン窒化膜を順次積層する処理で
あり、リセス形成工程は、素子分離領域となる部分の前
記シリコン窒化膜と前記ポリシリコン膜と前記第１の酸
化膜を完全に除去し、素子分離領域となる部分の前記半
導体基板に一部をエッチング除去し該基板上に溝を形成
する処理であり、フィールド形成工程は、半導体基板の
溝内を酸化し前記ポリシリコンの一部を酸化し、該溝内
を埋め込み酸化膜で埋め込む処理であり、エッチング工
程は、前記シリコン窒化膜をエッチング除去する処理で
あり、除去処理は、前記ポリシリコン膜を酸化して第２
の酸化膜を形成し、素子領域上の第１および第２の酸化
膜を除去する処理である。
ールド形成工程と、エッチング工程と、除去工程とを有
する半導体装置の製造方法であって、半導体装置は、半
導体基板上に素子領域と素子間を電気的に分離する分離
領域を有し、素子領域の一部にトランジスタを有するも
のであり、積層工程は、半導体基板上に第１の酸化膜，
ポリシリコン膜，シリコン窒化膜を順次積層する処理で
あり、リセス形成工程は、素子分離領域となる部分の前
記シリコン窒化膜と前記ポリシリコン膜と前記第１の酸
化膜を完全に除去し、素子分離領域となる部分の前記半
導体基板に一部をエッチング除去し該基板上に溝を形成
する処理であり、フィールド形成工程は、半導体基板の
溝内を酸化し前記ポリシリコンの一部を酸化し、該溝内
を埋め込み酸化膜で埋め込む処理であり、エッチング工
程は、前記シリコン窒化膜をエッチング除去する処理で
あり、除去処理は、前記ポリシリコン膜を酸化して第２
の酸化膜を形成し、素子領域上の第１および第２の酸化
膜を除去する処理である。
【００１９】また前記ポリシリコン膜に代えて、アモル
ファスシリコン膜を用いる。
ファスシリコン膜を用いる。
【００２０】また前記シリコン窒化膜に代えて、耐酸化
性の膜を用いる。
性の膜を用いる。
【００２１】また前記シリコン窒化膜に代えて、酸化膜
に対してエッチング選択比を有する膜を用いる。
に対してエッチング選択比を有する膜を用いる。
【００２２】
【作用】ポリシリコン膜もしくはアモルファスシリコン
膜を下地シリコン基板に対して除去するために、ポリシ
リコン膜もしくはアモルファスシリコン膜を酸化しシリ
コン酸化膜にすることにより、このシリコン酸化膜を除
去する。シリコン酸化膜は、シリコン基板に対してエッ
チング選択比が高く、下地基板をエッチングの荒れがな
く形成できるため、より微細化した素子分離をＬＯＣＯ
Ｓ系素子分離法により行うことができ、かつ、ばらつき
を小さくでき、信頼性・生産性を向上できる。
膜を下地シリコン基板に対して除去するために、ポリシ
リコン膜もしくはアモルファスシリコン膜を酸化しシリ
コン酸化膜にすることにより、このシリコン酸化膜を除
去する。シリコン酸化膜は、シリコン基板に対してエッ
チング選択比が高く、下地基板をエッチングの荒れがな
く形成できるため、より微細化した素子分離をＬＯＣＯ
Ｓ系素子分離法により行うことができ、かつ、ばらつき
を小さくでき、信頼性・生産性を向上できる。
【００２３】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
より説明する。
【００２４】（実施形態１）図１〜図３は、本発明の実
施形態１に係る半導体装置の製造方法を工程順に示す断
面図である。図１〜図３は、素子分離法としてポリシリ
コン膜をバッファに用いたＬＯＣＯＳに対して本発明の
製造方法を適応した場合を示す。
施形態１に係る半導体装置の製造方法を工程順に示す断
面図である。図１〜図３は、素子分離法としてポリシリ
コン膜をバッファに用いたＬＯＣＯＳに対して本発明の
製造方法を適応した場合を示す。
【００２５】まず始めに図１（ａ）に示すように、シリ
コン基板１上にパッド酸化膜２を５ｎｍ、バッファとな
るポリシリコン膜３を１０ｎｍ、耐酸化膜として窒化膜
４を２００ｎｍの膜厚で順次堆積する。
コン基板１上にパッド酸化膜２を５ｎｍ、バッファとな
るポリシリコン膜３を１０ｎｍ、耐酸化膜として窒化膜
４を２００ｎｍの膜厚で順次堆積する。
【００２６】次に図１（ｂ）に示すように、公知のフォ
トグラフィー技術を用いてレジストパターン５を窒化膜
４上に形成する。
トグラフィー技術を用いてレジストパターン５を窒化膜
４上に形成する。
【００２７】次に図１（ｃ）に示すように、レジストパ
ターン５をマスクとして公知のエッチング技術を用い
て、窒化膜４，ポリシリコン膜３，パッド酸化膜２を随
時エッチングする。このとき同時にシリコン基板１の一
部を３０ｎｍ程度エッチングし、シリコン基板１の板面
をリセス形状に形成する。次にレジストパターン５を剥
離除去する。
ターン５をマスクとして公知のエッチング技術を用い
て、窒化膜４，ポリシリコン膜３，パッド酸化膜２を随
時エッチングする。このとき同時にシリコン基板１の一
部を３０ｎｍ程度エッチングし、シリコン基板１の板面
をリセス形状に形成する。次にレジストパターン５を剥
離除去する。
【００２８】次に図２（ｄ）に示すように、露光したシ
リコン基板１を３０ｎｍ程度酸化して、シリコン基板１
のリセス形状の領域にフィールド酸化膜６を形成する。
このときフィールド酸化時にバーズ・ビークの発生を抑
制するために応力が掛かり、バッファのポリシリコン膜
３の一部にボイド７が発生する。
リコン基板１を３０ｎｍ程度酸化して、シリコン基板１
のリセス形状の領域にフィールド酸化膜６を形成する。
このときフィールド酸化時にバーズ・ビークの発生を抑
制するために応力が掛かり、バッファのポリシリコン膜
３の一部にボイド７が発生する。
【００２９】次に図２（ｅ）に示すように、燐酸を用い
て、窒化膜４を除去する。このとき、バッファのポリシ
リコン膜３は、燐酸ではエッチングされずに残るが、ポ
リシリコン膜３の下のパッド酸化膜２はエッチングさ
れ、ポリシリコン膜３中に発生したボイド７の下のパッ
ド酸化膜２は、すべて除去され、最悪の場合、パッド酸
化膜２が除去されて形成される空隙を通してシリコン基
板１の一部が露出する（図示せず）。
て、窒化膜４を除去する。このとき、バッファのポリシ
リコン膜３は、燐酸ではエッチングされずに残るが、ポ
リシリコン膜３の下のパッド酸化膜２はエッチングさ
れ、ポリシリコン膜３中に発生したボイド７の下のパッ
ド酸化膜２は、すべて除去され、最悪の場合、パッド酸
化膜２が除去されて形成される空隙を通してシリコン基
板１の一部が露出する（図示せず）。
【００３０】次に、図２（ｆ）に示すように、バッファ
のポリシリコン膜３を酸化して、シリコン酸化膜とする
ことにより、フィールド酸化膜６と一体のものとしてフ
ィールド酸化膜６中に取り込まれる。
のポリシリコン膜３を酸化して、シリコン酸化膜とする
ことにより、フィールド酸化膜６と一体のものとしてフ
ィールド酸化膜６中に取り込まれる。
【００３１】次に図２（ｇ）に示すように、この後に素
子領域となる拡散層部が表面に露出するまで、フッ酸を
用いてフィールド酸化膜６の一部を除去する。このと
き、シリコン基板１は、フッ酸により全くエッチングさ
れないため、下地のシリコン基板１はエッチングされ
ず、荒れない。これにより、シリコン基板部に素子部と
絶縁部が形成できる。
子領域となる拡散層部が表面に露出するまで、フッ酸を
用いてフィールド酸化膜６の一部を除去する。このと
き、シリコン基板１は、フッ酸により全くエッチングさ
れないため、下地のシリコン基板１はエッチングされ
ず、荒れない。これにより、シリコン基板部に素子部と
絶縁部が形成できる。
【００３２】次に図２（ｈ）に示すように、シリコン基
板１の素子領域にゲート絶縁膜８とゲート電極９とを形
成することにより、トランジスタを形成する。また、シ
リコン基板１の素子領域は、フィールド酸化膜６により
素子分離され、トランジスタが形成されるため、高集積
のデバイスを形成することができる。以降、層間膜，コ
ンタクト，配線等を形成することによりデバイスを完成
させる。
板１の素子領域にゲート絶縁膜８とゲート電極９とを形
成することにより、トランジスタを形成する。また、シ
リコン基板１の素子領域は、フィールド酸化膜６により
素子分離され、トランジスタが形成されるため、高集積
のデバイスを形成することができる。以降、層間膜，コ
ンタクト，配線等を形成することによりデバイスを完成
させる。
【００３３】本発明の実施形態１では、パッド酸化膜
２，バッファーのポリシリコン膜３，窒化膜４の膜厚を
例示したが、フィールド酸化後のバッファ膜を除去する
ことが可能であれば、各膜の膜厚は、例示の寸法のもの
に限定するものではない。
２，バッファーのポリシリコン膜３，窒化膜４の膜厚を
例示したが、フィールド酸化後のバッファ膜を除去する
ことが可能であれば、各膜の膜厚は、例示の寸法のもの
に限定するものではない。
【００３４】本発明の実施形態１では、バッファの膜と
してポリシリコン膜３を用いたが、バッファーとして機
能するものであれば、たとえばアモルファスシリコン膜
を用いてもよく、ポリシリコン膜に限定するものではな
い。
してポリシリコン膜３を用いたが、バッファーとして機
能するものであれば、たとえばアモルファスシリコン膜
を用いてもよく、ポリシリコン膜に限定するものではな
い。
【００３５】本発明の実施形態１では、ポリシリコン膜
３上に窒化膜４を堆積したが、窒化膜４は、フィールド
酸化時の耐酸化性の膜であり、窒化膜４に限定するもの
ではなく、窒化膜４に代えてアルミナ等の膜を用いても
よい。
３上に窒化膜４を堆積したが、窒化膜４は、フィールド
酸化時の耐酸化性の膜であり、窒化膜４に限定するもの
ではなく、窒化膜４に代えてアルミナ等の膜を用いても
よい。
【００３６】（実施形態２）図４，図５は、本発明の実
施形態２を製造工程順に示す断面図である。実施形態２
は、素子分離法としてポリシリコンをバッファ膜に用い
た別のタイプのＬＯＣＯＳに対して本発明の製造方法を
適用したものである。
施形態２を製造工程順に示す断面図である。実施形態２
は、素子分離法としてポリシリコンをバッファ膜に用い
た別のタイプのＬＯＣＯＳに対して本発明の製造方法を
適用したものである。
【００３７】まず始めに実施形態１と同様に図４（ａ）
に示すように、シリコン基板１上に、パッド酸化膜２を
１５ｎｍ、バッファのポリシリコン膜３を２０ｎｍ、耐
酸化膜として窒化膜４を２００ｎｍ程度順次堆積する。
に示すように、シリコン基板１上に、パッド酸化膜２を
１５ｎｍ、バッファのポリシリコン膜３を２０ｎｍ、耐
酸化膜として窒化膜４を２００ｎｍ程度順次堆積する。
【００３８】次に図４（ｂ）に示すように、公知のフォ
トグラフィー技術を用いて、レジストパターン５を窒化
膜４上に形成する。次に図４（ｃ）に示すように、レジ
ストパターン５をマスクとして、窒化膜４を完全に除去
し、その下のバッファポリシリコン膜３の表面の一部を
エッチング除去し、レジストパターン５を除去する。
トグラフィー技術を用いて、レジストパターン５を窒化
膜４上に形成する。次に図４（ｃ）に示すように、レジ
ストパターン５をマスクとして、窒化膜４を完全に除去
し、その下のバッファポリシリコン膜３の表面の一部を
エッチング除去し、レジストパターン５を除去する。
【００３９】次に図５（ｄ）に示すように、露出したシ
リコン基板１を酸化してフィールド酸化膜６を形成す
る。このときに実施形態１と同様に、バッファポリシリ
コン膜３の一部にボイド７が発生する。次に図５（ｅ）
に示すように、燐酸を用いて窒化膜４を除去する。この
ときに実施形態１と同様にボイド７でエッチングが進行
する。
リコン基板１を酸化してフィールド酸化膜６を形成す
る。このときに実施形態１と同様に、バッファポリシリ
コン膜３の一部にボイド７が発生する。次に図５（ｅ）
に示すように、燐酸を用いて窒化膜４を除去する。この
ときに実施形態１と同様にボイド７でエッチングが進行
する。
【００４０】次に、図５（ｆ）に示すように、残ったバ
ッファのポリシリコン膜３を酸化して、フィールド酸化
膜６と同等の酸化膜を形成する。次に図５（ｇ）に示す
ように、拡散層が形成される部分のフィールド酸化膜６
をエッチング除去することにより、微細な素子分離を行
う。
ッファのポリシリコン膜３を酸化して、フィールド酸化
膜６と同等の酸化膜を形成する。次に図５（ｇ）に示す
ように、拡散層が形成される部分のフィールド酸化膜６
をエッチング除去することにより、微細な素子分離を行
う。
【００４１】本発明の実施形態２では、実施形態１と同
様にパッド酸化膜２，バッファポリシリコン膜３，窒化
膜４の膜厚をそれぞれ記述したが、これらはフィールド
酸化後のバッファ膜を除去するものであり、各膜厚は、
限定するものでない。
様にパッド酸化膜２，バッファポリシリコン膜３，窒化
膜４の膜厚をそれぞれ記述したが、これらはフィールド
酸化後のバッファ膜を除去するものであり、各膜厚は、
限定するものでない。
【００４２】（実施形態３）図６〜図８は、本発明の実
施形態３を製造工程順に示す断面図である。実施形態３
は、より微細な素子分離幅が実現可能なトレンチ分離に
対して本発明を製造方法を適応したものである。
施形態３を製造工程順に示す断面図である。実施形態３
は、より微細な素子分離幅が実現可能なトレンチ分離に
対して本発明を製造方法を適応したものである。
【００４３】まず始めに図６（ａ）に示すように、シリ
コン基板１上にパッド酸化膜２を５ｎｍ，ポリシリコン
膜３を１０ｎｍ，窒化膜４を１００ｎｍの膜厚に順次堆
積する。次に図６（ｂ）に示すように、公知のフォトグ
ラフィー技術を用いて、レジストパターン５を窒化膜４
上に形成する。次にレジストパターン５をマスクに窒化
膜４，ポリシリコン膜３，パッド酸化膜２，シリコン基
板１を順次エッチングする。このときシリコン基板１は
３００ｎｍ程度エッチングし、トレンチ分離となる溝１
ａを形成する。その後、レジストパターン５を剥離除去
する。
コン基板１上にパッド酸化膜２を５ｎｍ，ポリシリコン
膜３を１０ｎｍ，窒化膜４を１００ｎｍの膜厚に順次堆
積する。次に図６（ｂ）に示すように、公知のフォトグ
ラフィー技術を用いて、レジストパターン５を窒化膜４
上に形成する。次にレジストパターン５をマスクに窒化
膜４，ポリシリコン膜３，パッド酸化膜２，シリコン基
板１を順次エッチングする。このときシリコン基板１は
３００ｎｍ程度エッチングし、トレンチ分離となる溝１
ａを形成する。その後、レジストパターン５を剥離除去
する。
【００４４】次に図７（ｄ）に示すように、溝１ａ内に
露出したシリコン基板１を３０ｎｍ程度酸化して酸化膜
１ｂを形成する。このときＬＯＣＯＳ系素子分離法と同
等にトレンチ分離端１０でバーズ・ビークが入り、酸化
膜１ａはトレンチ分離端１０の部分で膜厚が厚くなる。
これによってトレンチ分離端１０の部分が丸くなる。こ
のエッジを丸くすることにより、トランジスタ特性を改
善し、信頼性を向上させる。
露出したシリコン基板１を３０ｎｍ程度酸化して酸化膜
１ｂを形成する。このときＬＯＣＯＳ系素子分離法と同
等にトレンチ分離端１０でバーズ・ビークが入り、酸化
膜１ａはトレンチ分離端１０の部分で膜厚が厚くなる。
これによってトレンチ分離端１０の部分が丸くなる。こ
のエッジを丸くすることにより、トランジスタ特性を改
善し、信頼性を向上させる。
【００４５】次に図７（ｅ）に示すように、トレンチ１
ａ内に埋込み酸化膜１１を埋め込み、ＣＭＰ法を用いて
窒化膜４上の酸化膜を除去し、窒化膜４を燐酸で除去す
る。次に図７（ｆ）に示すように、ポリシリコン膜３を
酸化して、埋込み酸化膜１１と同様の酸化膜とする。次
に図７（ｇ）に示すように、拡散層が露出する程度にエ
ッチング除去することにより、素子分離としてエッチが
丸まったトレンチ分離を含んだ拡散層をもつシリコン基
板を形成する。
ａ内に埋込み酸化膜１１を埋め込み、ＣＭＰ法を用いて
窒化膜４上の酸化膜を除去し、窒化膜４を燐酸で除去す
る。次に図７（ｆ）に示すように、ポリシリコン膜３を
酸化して、埋込み酸化膜１１と同様の酸化膜とする。次
に図７（ｇ）に示すように、拡散層が露出する程度にエ
ッチング除去することにより、素子分離としてエッチが
丸まったトレンチ分離を含んだ拡散層をもつシリコン基
板を形成する。
【００４６】本発明の実施形態３において、各膜厚をそ
れぞれ記述したが、本発明はバッファ膜を除去するもの
であり、各膜厚は限定するものではない。
れぞれ記述したが、本発明はバッファ膜を除去するもの
であり、各膜厚は限定するものではない。
【００４７】本発明の実施形態３において、窒化膜を用
いたが、この窒化膜はＣＭＰ時のエッチングストッパと
なればよく、ボロン窒化膜等を用いてもよい。
いたが、この窒化膜はＣＭＰ時のエッチングストッパと
なればよく、ボロン窒化膜等を用いてもよい。
【００４８】
【発明の効果】以上説明したように本発明によれば、微
細な素子分離を実現するために薄いポリシリコン膜もし
くはアモルファスシリコン膜をバッファ膜として用いた
場合に、このポリシリコン膜もしくはアモルファスシリ
コン膜を素子分離部形成後に除去するために、ポリシリ
コン膜自体を酸化して、シリコン酸化膜としてエッチン
グ除去することにより、下地基板のエッチング選択比を
向上でき、シリコン酸化膜として除去することにより、
下地基板をエッチングせずに、トランジスタ・コンタク
ト等の電気的特性を安定させることができるという効果
がある。
細な素子分離を実現するために薄いポリシリコン膜もし
くはアモルファスシリコン膜をバッファ膜として用いた
場合に、このポリシリコン膜もしくはアモルファスシリ
コン膜を素子分離部形成後に除去するために、ポリシリ
コン膜自体を酸化して、シリコン酸化膜としてエッチン
グ除去することにより、下地基板のエッチング選択比を
向上でき、シリコン酸化膜として除去することにより、
下地基板をエッチングせずに、トランジスタ・コンタク
ト等の電気的特性を安定させることができるという効果
がある。
【図１】本発明の実施形態１を製造工程順に示す断面図
である。
である。
【図２】本発明の実施形態１を製造工程順に示す断面図
である。
である。
【図３】本発明の実施形態１を製造工程順に示す断面図
である。
である。
【図４】本発明の実施形態２を製造工程順に示す断面図
である。
である。
【図５】本発明の実施形態２を製造工程順に示す断面図
である。
である。
【図６】本発明の実施形態３を製造工程順に示す断面図
である。
である。
【図７】本発明の実施形態３を製造工程順に示す断面図
である。
である。
【図８】本発明の実施形態３を製造工程順に示す断面図
である。
である。
【図９】従来例の製造方法を製造工程順に示す断面図で
ある。
ある。
１，１０１ シリコン基板 ２，１０２ パッド酸化膜 ３，１０３ ポリシリコン膜 ４，１０４ 窒化膜 ５ レジストパターン ６，１０７ フィールド酸化膜 ７ ボイド ８ ゲート絶縁膜 ９ ゲート電極 １０ トレンチ分離端 １１ 埋め込み酸化膜 １２ 第２の電極絶縁膜 １０５ 側壁酸化膜 １０６ 側壁窒化膜
Claims (7)
- 【請求項１】 半導体基板上に素子領域と素子間を電気
的に分離する分離領域を有し、素子領域の一部にトラン
ジスタを有する半導体装置の製造方法であって、 ポリシリコン膜もしくはアモルファスシリコン膜をバッ
ファとして素子分離膜を形成し、 素子分離膜の形成後に、ポリシリコン膜もしくはアモル
ファスシリコン膜を酸化してシリコン酸化膜に変成し、
該酸化膜を除去することを特徴とする半導体装置の製造
方法。 - 【請求項２】 積層工程と、基板エッチング工程と、フ
ィールド形成工程と、エッチング工程と、除去工程とを
有する半導体装置の製造方法であって、 半導体装置は、半導体基板上に素子領域と素子間を電気
的に分離する分離領域を有し、素子領域の一部にトラン
ジスタを有するものであり、 積層工程は、半導体基板上に第１の酸化膜，ポリシリコ
ン膜，シリコン窒化膜を順次積層する処理であり、 基板エッチング工程は、素子分離領域となる部分の前記
シリコン窒化膜と前記ポリシリコン膜と前記第１の酸化
膜を完全に除去し、素子分離領域となる部分の前記半導
体基板の一部をエッチング除去する処理であり、 フィールド形成工程は、半導体基板のエッチング部をフ
ィールド酸化しフィールド酸化膜を形成する処理であ
り、 エッチング工程は、前記シリコン窒化膜をエッチング除
去する処理であり、 除去工程は、前記ポリシリコン膜を酸化して第２の酸化
膜を形成し、素子領域上の第１および第２の酸化膜を除
去する処理であることを特徴とする半導体装置の製造方
法。 - 【請求項３】 積層工程と、膜エッチング工程と、フィ
ールド形成工程と、エッチング工程と、除去工程とを有
する半導体装置の製造方法であって、 半導体装置は、半導体基板上に素子領域と素子間を電気
的に分離する分離領域を有し、素子領域の一部にトラン
ジスタを有するものであり、 積層工程は、半導体基板上に、第１の酸化膜，ポリシリ
コン膜，シリコン窒化膜を順次積層する処理であり、 膜エッチング工程は、素子分離領域となる部分の前記シ
リコン窒化膜を完全に除去し、素子分離領域となる部分
の前記ポリシリコン膜の一部をエッチング除去する処理
であり、 フィールド形成工程は、ポリシリコン膜のエッチング部
をフィールド酸化しフィールド酸化膜を形成する処理で
あり、 エッチング工程は、前記シリコン窒化膜をエッチング除
去する処理であり、 除去工程は、前記ポリシリコン膜を酸化して第２の酸化
膜を形成し、素子領域上の第１および第２の酸化膜を除
去する処理であることを特徴とする半導体装置の製造方
法。 - 【請求項４】 積層工程と、リセス形成工程と、フィー
ルド形成工程と、エッチング工程と、除去工程とを有す
る半導体装置の製造方法であって、 半導体装置は、半導体基板上に素子領域と素子間を電気
的に分離する分離領域を有し、素子領域の一部にトラン
ジスタを有するものであり、 積層工程は、半導体基板上に第１の酸化膜，ポリシリコ
ン膜，シリコン窒化膜を順次積層する処理であり、 リセス形成工程は、素子分離領域となる部分の前記シリ
コン窒化膜と前記ポリシリコン膜と前記第１の酸化膜を
完全に除去し、素子分離領域となる部分の前記半導体基
板に一部をエッチング除去し該基板上に溝を形成する処
理であり、 フィールド形成工程は、半導体基板の溝内を酸化し前記
ポリシリコンの一部を酸化し、該溝内を埋め込み酸化膜
で埋め込む処理であり、 エッチング工程は、前記シリコン窒化膜をエッチング除
去する処理であり、 除去処理は、前記ポリシリコン膜を酸化して第２の酸化
膜を形成し、素子領域上の第１および第２の酸化膜を除
去する処理であることを特徴とする半導体装置の製造方
法。 - 【請求項５】 前記ポリシリコン膜に代えて、アモルフ
ァスシリコン膜を用いることを特徴とする請求項２，３
又は４に記載の半導体装置の製造方法。 - 【請求項６】 前記シリコン窒化膜に代えて、耐酸化性
の膜を用いることを特徴とする請求項２，３又は４に記
載の半導体装置の製造方法。 - 【請求項７】 前記シリコン窒化膜に代えて、酸化膜に
対してエッチング選択比を有する膜を用いることを特徴
とする請求項４に記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9002735A JPH10199875A (ja) | 1997-01-10 | 1997-01-10 | 半導体装置の製造方法 |
| KR1019980000399A KR100278488B1 (ko) | 1997-01-10 | 1998-01-09 | 반도체 장치의 제조방법 |
| US09/005,739 US6239001B1 (en) | 1997-01-10 | 1998-01-12 | Method for making a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9002735A JPH10199875A (ja) | 1997-01-10 | 1997-01-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10199875A true JPH10199875A (ja) | 1998-07-31 |
Family
ID=11537596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9002735A Pending JPH10199875A (ja) | 1997-01-10 | 1997-01-10 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6239001B1 (ja) |
| JP (1) | JPH10199875A (ja) |
| KR (1) | KR100278488B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6268264B1 (en) * | 1998-12-04 | 2001-07-31 | Vanguard International Semiconductor Corp. | Method of forming shallow trench isolation |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3331910B2 (ja) * | 1997-06-20 | 2002-10-07 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| US7285433B2 (en) * | 2003-11-06 | 2007-10-23 | General Electric Company | Integrated devices with optical and electrical isolation and method for making |
| KR100600044B1 (ko) * | 2005-06-30 | 2006-07-13 | 주식회사 하이닉스반도체 | 리세스게이트를 구비한 반도체소자의 제조 방법 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5848936A (ja) * | 1981-09-10 | 1983-03-23 | Fujitsu Ltd | 半導体装置の製造方法 |
| US4508757A (en) | 1982-12-20 | 1985-04-02 | International Business Machines Corporation | Method of manufacturing a minimum bird's beak recessed oxide isolation structure |
| US4630356A (en) * | 1985-09-19 | 1986-12-23 | International Business Machines Corporation | Method of forming recessed oxide isolation with reduced steepness of the birds' neck |
| US5369051A (en) * | 1988-09-15 | 1994-11-29 | Texas Instruments Incorporated | Sidewall-sealed poly-buffered LOCOS isolation |
| JPH02132830A (ja) | 1988-11-14 | 1990-05-22 | Sony Corp | 選択酸化方法 |
| JP2620403B2 (ja) | 1990-10-18 | 1997-06-11 | 三菱電機株式会社 | 半導体装置の製造方法 |
| JP3003250B2 (ja) | 1991-04-01 | 2000-01-24 | 富士通株式会社 | 半導体装置の製造方法 |
| JP3058943B2 (ja) | 1991-06-06 | 2000-07-04 | 三菱電機株式会社 | 半導体装置の製造方法 |
| US5506440A (en) * | 1991-08-30 | 1996-04-09 | Sgs-Thomson Microelectronics, Inc. | Poly-buffered LOCOS process |
| KR960008518B1 (en) * | 1991-10-02 | 1996-06-26 | Samsung Electronics Co Ltd | Manufacturing method and apparatus of semiconductor device |
| US5358894A (en) * | 1992-02-06 | 1994-10-25 | Micron Technology, Inc. | Oxidation enhancement in narrow masked field regions of a semiconductor wafer |
| JPH06326089A (ja) | 1993-05-12 | 1994-11-25 | Rohm Co Ltd | 素子分離構造の形成方法 |
| BE1007588A3 (nl) * | 1993-09-23 | 1995-08-16 | Philips Electronics Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een halfgeleiderlichaam met veldisolatiegebieden gevormd door met isolerend materiaal gevulde groeven. |
| US5804493A (en) * | 1995-10-11 | 1998-09-08 | Mosel Vitelic, Inc. | Method for preventing substrate damage during semiconductor fabrication |
| KR0172730B1 (ko) * | 1995-12-30 | 1999-03-30 | 김주용 | 반도체 소자의 아이솔레이션 방법 |
-
1997
- 1997-01-10 JP JP9002735A patent/JPH10199875A/ja active Pending
-
1998
- 1998-01-09 KR KR1019980000399A patent/KR100278488B1/ko not_active Expired - Fee Related
- 1998-01-12 US US09/005,739 patent/US6239001B1/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6268264B1 (en) * | 1998-12-04 | 2001-07-31 | Vanguard International Semiconductor Corp. | Method of forming shallow trench isolation |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100278488B1 (ko) | 2001-01-15 |
| US6239001B1 (en) | 2001-05-29 |
| KR19980070435A (ko) | 1998-10-26 |
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