JPH05235366A - 酸化タンタル制御ゲート絶縁膜を使用する自己整合型積層ゲートｅｐｒｏｍセル - Google Patents
酸化タンタル制御ゲート絶縁膜を使用する自己整合型積層ゲートｅｐｒｏｍセルInfo
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- JPH05235366A JPH05235366A JP4221577A JP22157792A JPH05235366A JP H05235366 A JPH05235366 A JP H05235366A JP 4221577 A JP4221577 A JP 4221577A JP 22157792 A JP22157792 A JP 22157792A JP H05235366 A JPH05235366 A JP H05235366A
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Abstract
(57)【要約】 （修正有）
【目的】 制御ゲート絶縁膜としてＣＶＤ酸化タンタル
膜を使用する自己整合型スタックトゲートＥＰＲＯＭセ
ルを製造する方法の提供。 【構成】 半導体基板上にフローティングゲート絶縁物
質の層を形成し、その上に導電性物質の第一層を形成
し、これをパターン形成して露出した側壁を有するスト
ライプを画定し、露出側壁上に絶縁物質を成長させ、前
記ストライプ間にＮ型ドーパントを導入してＮ＋ビット
線を画定し、ストライプ上にＴａ２Ｏ５１１８を付着さ
せ、その上にＷを制御ゲート導電物質１２０として付着
する。
膜を使用する自己整合型スタックトゲートＥＰＲＯＭセ
ルを製造する方法の提供。 【構成】 半導体基板上にフローティングゲート絶縁物
質の層を形成し、その上に導電性物質の第一層を形成
し、これをパターン形成して露出した側壁を有するスト
ライプを画定し、露出側壁上に絶縁物質を成長させ、前
記ストライプ間にＮ型ドーパントを導入してＮ＋ビット
線を画定し、ストライプ上にＴａ２Ｏ５１１８を付着さ
せ、その上にＷを制御ゲート導電物質１２０として付着
する。
Description
【０００１】
【産業上の利用分野】本発明は消去可能書込み可能リー
ドオンリーメモリ（ＥＰＲＯＭ）セル構成体に関するも
のであって、更に詳細には、制御ゲート絶縁膜として従
来の酸化物−窒化物−酸化物（ＯＮＯ）複合体酸化タン
タルを置換させた高集積度ＥＰＲＯＭセルに関するもの
である。
ドオンリーメモリ（ＥＰＲＯＭ）セル構成体に関するも
のであって、更に詳細には、制御ゲート絶縁膜として従
来の酸化物−窒化物−酸化物（ＯＮＯ）複合体酸化タン
タルを置換させた高集積度ＥＰＲＯＭセルに関するもの
である。
【０００２】
【従来の技術】従来、ＥＰＲＯＭメモリ寸法を減少させ
る方向は、業界スタンダードのＴセル構成体を使用する
ことにより光学的リソグラフィ及びプラズマエッチング
の限界を突き詰めることに集中されている。しかしなが
ら、この様なアプローチは、例えばトレンチ分離技術や
局所的相互接続などの複雑な技術を必要とする。
る方向は、業界スタンダードのＴセル構成体を使用する
ことにより光学的リソグラフィ及びプラズマエッチング
の限界を突き詰めることに集中されている。しかしなが
ら、この様なアプローチは、例えばトレンチ分離技術や
局所的相互接続などの複雑な技術を必要とする。
【０００３】自己整合型サブミクロンセル構成体は、最
近、マルチメガビット高集積度ＥＰＲＯＭに対して導入
されている。この様なセルの一例は以下の文献に開示さ
れている。即ち、（１）Ａ．Ｔ． Ｍｉｔｃｈｅｌｌ
ｅｔ ａｌ．著「超高集積度ＥＰＲＯＭ用の新規な自己
整合型プレーナアレイセル（Ａ Ｎｅｗ Ｓｅｌｆ−Ａ
ｌｉｇｎｅｄ Ｐｌａｎａｒ Ａｒｒａｙ Ｃｅｌｌ
ｆｏｒ ＵｌｔｒａＨｉｇｈ Ｄｅｎｓｉｔｙ ＥＰＲ
ＯＭｓ）」、ＩＥＤＭテクニカルダイジェスト、ｐｐ．
５４８−５５１，１９８７、（２）Ｏ． Ｂｅｌｌｅｚ
ａ ｅｔ ａｌ．著「マルチメガビットＥＰＲＯＭｓ用
の新規な自己整合型フィールド酸化膜（Ａ Ｎｅｗ Ｓ
ｅｌｆ−Ａｌｉｇｎｅｄ Ｆｉｅｌｄ Ｏｘｉｄｅ ｆ
ｏｒＭｕｌｔｉｍｅｇａｂｉｔ ＥＰＲＯＭｓ）」、Ｉ
ＥＤＭテクニカルダイジェスト、ｐｐ．５７９−５８
２、１９８９、及び（３）Ａ． Ｂｅｒｇｅｍｏｎｔｅ
ｔ ａｌ．著「サブミクロン１６メグＥＰＲＯＭ用の高
性能ＣＭＯＳプロセス（Ａ Ｈｉｇｈ Ｐｅｒｆｏｒｍ
ａｎｃｅ ＣＭＯＳ Ｐｒｏｃｅｓｓ ｆｏｒＳｕｂｍ
ｉｃｒｏｎ １６ Ｍｅｇ ＥＰＲＯＭ）」、ＩＥＤＭ
テクニカルダイジェスト、ｐｐ．５９１−５９４、１９
８９である。
近、マルチメガビット高集積度ＥＰＲＯＭに対して導入
されている。この様なセルの一例は以下の文献に開示さ
れている。即ち、（１）Ａ．Ｔ． Ｍｉｔｃｈｅｌｌ
ｅｔ ａｌ．著「超高集積度ＥＰＲＯＭ用の新規な自己
整合型プレーナアレイセル（Ａ Ｎｅｗ Ｓｅｌｆ−Ａ
ｌｉｇｎｅｄ Ｐｌａｎａｒ Ａｒｒａｙ Ｃｅｌｌ
ｆｏｒ ＵｌｔｒａＨｉｇｈ Ｄｅｎｓｉｔｙ ＥＰＲ
ＯＭｓ）」、ＩＥＤＭテクニカルダイジェスト、ｐｐ．
５４８−５５１，１９８７、（２）Ｏ． Ｂｅｌｌｅｚ
ａ ｅｔ ａｌ．著「マルチメガビットＥＰＲＯＭｓ用
の新規な自己整合型フィールド酸化膜（Ａ Ｎｅｗ Ｓ
ｅｌｆ−Ａｌｉｇｎｅｄ Ｆｉｅｌｄ Ｏｘｉｄｅ ｆ
ｏｒＭｕｌｔｉｍｅｇａｂｉｔ ＥＰＲＯＭｓ）」、Ｉ
ＥＤＭテクニカルダイジェスト、ｐｐ．５７９−５８
２、１９８９、及び（３）Ａ． Ｂｅｒｇｅｍｏｎｔｅ
ｔ ａｌ．著「サブミクロン１６メグＥＰＲＯＭ用の高
性能ＣＭＯＳプロセス（Ａ Ｈｉｇｈ Ｐｅｒｆｏｒｍ
ａｎｃｅ ＣＭＯＳ Ｐｒｏｃｅｓｓ ｆｏｒＳｕｂｍ
ｉｃｒｏｎ １６ Ｍｅｇ ＥＰＲＯＭ）」、ＩＥＤＭ
テクニカルダイジェスト、ｐｐ．５９１−５９４、１９
８９である。
【０００４】これらの構成体は、小さな幾何学的形状に
おける１６メグＥＰＲＯＭセルの実現可能性を証明して
いるが、Ｍｉｔｃｈｅｌｌ ｅｔ ａｌ．の文献におけ
るアレイにおいてのビット線の平坦化及びＢｅｌｌｅｚ
ａ ｅｔ ａｌ．の文献及びＢｅｒｇｅｍｏｎｔ ｅｔ
ａｌ．の文献に記載されている両方のアレイにおける
バードビーク分離の減少は、さらなる縮小をする場合の
主要な問題として残存している。
おける１６メグＥＰＲＯＭセルの実現可能性を証明して
いるが、Ｍｉｔｃｈｅｌｌ ｅｔ ａｌ．の文献におけ
るアレイにおいてのビット線の平坦化及びＢｅｌｌｅｚ
ａ ｅｔ ａｌ．の文献及びＢｅｒｇｅｍｏｎｔ ｅｔ
ａｌ．の文献に記載されている両方のアレイにおける
バードビーク分離の減少は、さらなる縮小をする場合の
主要な問題として残存している。
【０００５】これらの問題に対処するために、Ｂｅｒｇ
ｅｍｏｎｔの文献では、１６メグＥＰＲＯＭ仮想接地ア
レイ内での集積化のための自己整合型積層エッチクロス
ポイントＥＰＲＯＭセルを提案しており、Ａ． Ｂｅｒ
ｇｅｍｏｎｔ著「内部アクセストランジスタを有するク
ロスポイントＥＰＲＯＭセル用の積層ゲートプロセスを
使用した処理の流れ（Ｐｒｏｃｅｓｓ Ｆｌｏｗ Ｕｓ
ｉｎｇ ＳｔａｃｋｅｄＧａｔｅ Ｐｒｏｃｅｓｓ ｆ
ｏｒ Ｃｒｏｓｓ Ｐｏｉｎｔ ＥＰＲＯＭＣｅｌｌ
ｗｉｔｈ Ｉｎｔｅｒｎａｌ Ａｃｃｅｓｓ Ｔｒａｎ
ｓｉｓｔｏｒ）」、１９９１年４月１８日付で出願した
本願出願人に譲渡されている米国特許出願第６８７，１
７６号に記載されている。
ｅｍｏｎｔの文献では、１６メグＥＰＲＯＭ仮想接地ア
レイ内での集積化のための自己整合型積層エッチクロス
ポイントＥＰＲＯＭセルを提案しており、Ａ． Ｂｅｒ
ｇｅｍｏｎｔ著「内部アクセストランジスタを有するク
ロスポイントＥＰＲＯＭセル用の積層ゲートプロセスを
使用した処理の流れ（Ｐｒｏｃｅｓｓ Ｆｌｏｗ Ｕｓ
ｉｎｇ ＳｔａｃｋｅｄＧａｔｅ Ｐｒｏｃｅｓｓ ｆ
ｏｒ Ｃｒｏｓｓ Ｐｏｉｎｔ ＥＰＲＯＭＣｅｌｌ
ｗｉｔｈ Ｉｎｔｅｒｎａｌ Ａｃｃｅｓｓ Ｔｒａｎ
ｓｉｓｔｏｒ）」、１９９１年４月１８日付で出願した
本願出願人に譲渡されている米国特許出願第６８７，１
７６号に記載されている。
【０００６】しかしながら、１６メガビットの集積度を
超えると、現在の酸化物−窒化物−酸化物（ＯＮＯ）制
御ゲート絶縁層は、結合比が低く且つそれを横断して導
入される臨界的な電界が高いので、適切にスケールダウ
ンさせることは不可能である。従って、６４メグ集積度
レベルにおける高集積度メモリに対する処理の流れを開
発することが必要であり、且つ、それを超える場合に
は、従来のＯＮＯ層を置換させるための高絶縁物質を使
用することが必要である。
超えると、現在の酸化物−窒化物−酸化物（ＯＮＯ）制
御ゲート絶縁層は、結合比が低く且つそれを横断して導
入される臨界的な電界が高いので、適切にスケールダウ
ンさせることは不可能である。従って、６４メグ集積度
レベルにおける高集積度メモリに対する処理の流れを開
発することが必要であり、且つ、それを超える場合に
は、従来のＯＮＯ層を置換させるための高絶縁物質を使
用することが必要である。
【０００７】最近、酸化タンタルはその誘電定数が高く
（即ち、二酸化シリコンのものよりも４乃至５倍程度高
い）及びその絶縁強度が高いので、高集積度ＤＲＡＭ適
用に対する将来性のある絶縁膜として広範囲に研究が行
なわれている。例えば、Ｓ．Ｚａｉｍａ ｅｔ ａｌ．
著「ＵＬＳＩ適用用のＬＰＣＶＤによるＴａ2 Ｏ5膜の
調製及び特性（Ｐｒｅｐａｒａｔｉｏｎ ａｎｄ Ｐｒ
ｏｐｅｒｔｉｅｓｏｆ Ｔａ2 Ｏ5 Ｆｉｌｍｓ ｂｙ
ＬＰＣＶＤ ｆｏｒ ＵＬＳＩ Ａｐｐｌｉｃａｔｉ
ｏｎ）」、ジャーナル・エレクトロケミカル・ソサエテ
ィ、Ｖｏｌ．１３７、Ｎｏ．４、ｐｐ．１２９７−１３
００、１９９０年４月、及びＨ．Ｓｈｉｎｒｉｋｉ ｅ
ｔ ａｌ．著「ＵＶ−０３及びドライＯ2 ：６４−Ｍｂ
ＤＲＡＭの格納絶縁体用の２ステップアニール化学蒸着
Ｔａ2 Ｏ5 膜（ＵＶ−０３ａｎｄ Ｄｒｙ Ｏ2 ： Ｔ
ｗｏ−Ｓｔｅｐ Ａｎｎｅａｌｅｄ Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ−Ｄｅｐｏｓｉｔｅｄ Ｔａ2 Ｏ5 Ｆｉ
ｌｍｓ ｆｏｒＳｔｏｒａｇｅ Ｄｉｅｌｅｃｔｒｉｃ
ｓ ｏｆ ６４−Ｍｂ ＤＲＡＭ’ｓ）」、ＩＥＥＥト
ランズアクションズ・オン・エレクトロン・デバイシー
ズ、Ｖｏｌ．３８、Ｎｏ．８、ｐｐ．４５５−４６２、
１９９１年３月の文献を参照するとよい。
（即ち、二酸化シリコンのものよりも４乃至５倍程度高
い）及びその絶縁強度が高いので、高集積度ＤＲＡＭ適
用に対する将来性のある絶縁膜として広範囲に研究が行
なわれている。例えば、Ｓ．Ｚａｉｍａ ｅｔ ａｌ．
著「ＵＬＳＩ適用用のＬＰＣＶＤによるＴａ2 Ｏ5膜の
調製及び特性（Ｐｒｅｐａｒａｔｉｏｎ ａｎｄ Ｐｒ
ｏｐｅｒｔｉｅｓｏｆ Ｔａ2 Ｏ5 Ｆｉｌｍｓ ｂｙ
ＬＰＣＶＤ ｆｏｒ ＵＬＳＩ Ａｐｐｌｉｃａｔｉ
ｏｎ）」、ジャーナル・エレクトロケミカル・ソサエテ
ィ、Ｖｏｌ．１３７、Ｎｏ．４、ｐｐ．１２９７−１３
００、１９９０年４月、及びＨ．Ｓｈｉｎｒｉｋｉ ｅ
ｔ ａｌ．著「ＵＶ−０３及びドライＯ2 ：６４−Ｍｂ
ＤＲＡＭの格納絶縁体用の２ステップアニール化学蒸着
Ｔａ2 Ｏ5 膜（ＵＶ−０３ａｎｄ Ｄｒｙ Ｏ2 ： Ｔ
ｗｏ−Ｓｔｅｐ Ａｎｎｅａｌｅｄ Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ−Ｄｅｐｏｓｉｔｅｄ Ｔａ2 Ｏ5 Ｆｉ
ｌｍｓ ｆｏｒＳｔｏｒａｇｅ Ｄｉｅｌｅｃｔｒｉｃ
ｓ ｏｆ ６４−Ｍｂ ＤＲＡＭ’ｓ）」、ＩＥＥＥト
ランズアクションズ・オン・エレクトロン・デバイシー
ズ、Ｖｏｌ．３８、Ｎｏ．８、ｐｐ．４５５−４６２、
１９９１年３月の文献を参照するとよい。
【０００８】図１及び２は公知のクロスポイントＥＰＲ
ＯＭセル構成体のレイアウト及び等価回路をそれぞれ示
している。図１及び２に示したセル構成体に対する改良
した処理の流れは、上述したＢｅｒｇｅｍｏｎｔの発明
による米国特許出願第６８７，１７６に記載されている
発明である。このＢｅｒｇｅｍｏｎｔのプロセスは、侵
略的な技術を使用することなしに高集積度のＥＰＲＯＭ
を集積化している。基本的なＢｅｒｇｅｍｏｎｔの処理
の流れにおいては、スタックトエッチ（ｓｔａｃｋｅｄ
ｅｔｃｈ）を使用し、従ってフローティングゲートの
端部はワード線に対して自己整合される。このことは、
寄生ポリ２トランジスタが発生することを除去し、且つ
例えば、特別のボロンアレイフィールド注入及び分離酸
化物に対する条件などの図１及び２のアレイにおいて使
用されるアプローチにおいて本質的な問題に対処するた
めに必要とされる全てのステップを除去している。
ＯＭセル構成体のレイアウト及び等価回路をそれぞれ示
している。図１及び２に示したセル構成体に対する改良
した処理の流れは、上述したＢｅｒｇｅｍｏｎｔの発明
による米国特許出願第６８７，１７６に記載されている
発明である。このＢｅｒｇｅｍｏｎｔのプロセスは、侵
略的な技術を使用することなしに高集積度のＥＰＲＯＭ
を集積化している。基本的なＢｅｒｇｅｍｏｎｔの処理
の流れにおいては、スタックトエッチ（ｓｔａｃｋｅｄ
ｅｔｃｈ）を使用し、従ってフローティングゲートの
端部はワード線に対して自己整合される。このことは、
寄生ポリ２トランジスタが発生することを除去し、且つ
例えば、特別のボロンアレイフィールド注入及び分離酸
化物に対する条件などの図１及び２のアレイにおいて使
用されるアプローチにおいて本質的な問題に対処するた
めに必要とされる全てのステップを除去している。
【０００９】しかしながら、Ｂｅｒｇｅｍｏｎｔのプロ
セスはＯＮＯ制御ゲート絶縁層を使用するので、それ
は、６４メグ集積度レベル及びそれ以上においては容易
に集積化させることは不可能である。それは、従来のＯ
ＮＯ層が高集積度ＥＰＲＯＭセルの書込み及び読取りを
するために必要とされる適度の結合比で十分な絶縁強度
を与えるものではないという事実に起因するものであ
る。更に、Ｂｅｒｇｅｍｏｎｔプロセスに関して、ＯＮ
Ｏ絶縁層がＮ＋ビット線注入に露呈され、そのことは、
絶縁体の信頼性を劣化させる場合がある。
セスはＯＮＯ制御ゲート絶縁層を使用するので、それ
は、６４メグ集積度レベル及びそれ以上においては容易
に集積化させることは不可能である。それは、従来のＯ
ＮＯ層が高集積度ＥＰＲＯＭセルの書込み及び読取りを
するために必要とされる適度の結合比で十分な絶縁強度
を与えるものではないという事実に起因するものであ
る。更に、Ｂｅｒｇｅｍｏｎｔプロセスに関して、ＯＮ
Ｏ絶縁層がＮ＋ビット線注入に露呈され、そのことは、
絶縁体の信頼性を劣化させる場合がある。
【００１０】図１及び２のプロセスはポリシリコン及び
窒化物キャップを使用することによりＮ＋ビット線注入
期間中にＯＮＯを保護するものであるが、それはかなり
複雑なプロセスであり且つポリ１の２度の画定を必要と
する。更に、ポリシリサイドワード線の抵抗値が高いの
で、速度が低速となる。
窒化物キャップを使用することによりＮ＋ビット線注入
期間中にＯＮＯを保護するものであるが、それはかなり
複雑なプロセスであり且つポリ１の２度の画定を必要と
する。更に、ポリシリサイドワード線の抵抗値が高いの
で、速度が低速となる。
【００１１】
【課題を解決するための手段】本発明は、従来のＯＮＯ
複合膜の代わりに制御ゲート絶縁膜として化学蒸着（Ｃ
ＶＤ）酸化タンタル膜を使用する自己整合型スタックト
（即ち、積層）ゲートＥＰＲＯＭセルを製造する処理の
流れを提供している。本処理の流れの絶縁層付着及びセ
ル画定ステップの両方ともバックエンドモジュールにお
いて実施される。この処理のこの段階におけるこれらの
ステップの実施は、３０分を超える高温サイクル（＞１
０００℃）の後に酸化タンタルの絶縁強度が劣化するの
で、重要なことである。又、４５０℃以下での低温膜付
着は、周辺装置に与える影響は無視可能なものである。
酸化タンタルを使用することは、更に、制御ゲートに対
しタングステンを使用することを可能とし、そのことは
デバイスのアクセス時間を改善する。
複合膜の代わりに制御ゲート絶縁膜として化学蒸着（Ｃ
ＶＤ）酸化タンタル膜を使用する自己整合型スタックト
（即ち、積層）ゲートＥＰＲＯＭセルを製造する処理の
流れを提供している。本処理の流れの絶縁層付着及びセ
ル画定ステップの両方ともバックエンドモジュールにお
いて実施される。この処理のこの段階におけるこれらの
ステップの実施は、３０分を超える高温サイクル（＞１
０００℃）の後に酸化タンタルの絶縁強度が劣化するの
で、重要なことである。又、４５０℃以下での低温膜付
着は、周辺装置に与える影響は無視可能なものである。
酸化タンタルを使用することは、更に、制御ゲートに対
しタングステンを使用することを可能とし、そのことは
デバイスのアクセス時間を改善する。
【００１２】
【実施例】図３はＯＮＯ制御ゲート絶縁膜を使用するＥ
ＰＲＯＭセルアレイに対する従来の処理の流れと比較
し、Ｔａ2 Ｏ5 制御ゲート絶縁膜を使用するＥＰＲＯＭ
セルアレイ用の本発明に基づく処理の流れを示してい
る。図３の表に示した如く、本発明プロセスにおいて
は、制御ゲート絶縁膜付着及びセル画定ステップは、周
辺のＣＭＯＳ回路処理ステップを完了した後に実施され
る。本発明プロセスは、従来のプロセスと比較して二つ
の付加的なマスキングステップを必要としており、即
ち、セル領域内のポリ２／ＯＮＯを剥離するステップ
と、ワード線を別々に画定するためのステップである。
ＰＲＯＭセルアレイに対する従来の処理の流れと比較
し、Ｔａ2 Ｏ5 制御ゲート絶縁膜を使用するＥＰＲＯＭ
セルアレイ用の本発明に基づく処理の流れを示してい
る。図３の表に示した如く、本発明プロセスにおいて
は、制御ゲート絶縁膜付着及びセル画定ステップは、周
辺のＣＭＯＳ回路処理ステップを完了した後に実施され
る。本発明プロセスは、従来のプロセスと比較して二つ
の付加的なマスキングステップを必要としており、即
ち、セル領域内のポリ２／ＯＮＯを剥離するステップ
と、ワード線を別々に画定するためのステップである。
【００１３】図４乃至８は、ワード線（即ち、
「（Ａ）」断面）及びビット線に沿ってとった本発明プ
ロセスにおける各ステップに対してのアクセストランジ
スタを有するセルアレイの断面を示している。
「（Ａ）」断面）及びビット線に沿ってとった本発明プ
ロセスにおける各ステップに対してのアクセストランジ
スタを有するセルアレイの断面を示している。
【００１４】図４を参照すると、フィールド酸化領域１
０２を形成した後に、フローティングゲート酸化物層１
０４を熱成長させ、次いでフローティングゲートポリシ
リコン（ポリ１）の付着及び注入を行なう。次いで、典
型的なＥＰＲＯＭ装置に対して使用される酸化物−窒化
物−酸化物（ＯＮＯ）からなる複合層をポリ１の上に形
成する。このＯＮＯ層は、ポリ１を後の酸化から保護す
るものである。次いで、ポリ１マスクがプラズマエッチ
ングによりポリ１／ＯＮＯからなるストライプ１０６を
画定する。
０２を形成した後に、フローティングゲート酸化物層１
０４を熱成長させ、次いでフローティングゲートポリシ
リコン（ポリ１）の付着及び注入を行なう。次いで、典
型的なＥＰＲＯＭ装置に対して使用される酸化物−窒化
物−酸化物（ＯＮＯ）からなる複合層をポリ１の上に形
成する。このＯＮＯ層は、ポリ１を後の酸化から保護す
るものである。次いで、ポリ１マスクがプラズマエッチ
ングによりポリ１／ＯＮＯからなるストライプ１０６を
画定する。
【００１５】図５に示した如く、ポリ１マスクステップ
からホトレジストを剥離した後に、熱酸化を実施してポ
リ１側壁上に酸化物を成長させる。次いで、自己整合型
砒素注入を実施してＮ＋ビット線１０８を画定する。次
いで、Ｎ＋ビット線１０８上に厚い「差動酸化物」１１
０を成長させて、フローティングゲートポリ１を制御ゲ
ートマスクに対して自己整合すべくプラズマエッチング
を行なうＳＡＥ（自己整合型エッチ）ステップに対する
実質的な許容度を達成する。このポリシリコンエッチン
グ期間中の等価的な酸化物のロスは、Ｎ＋ビット線領域
内において許容させることが可能である。Ｎ＋ビット線
における酸化物成長は、注入からの不純物の導入に起因
して著しく向上されており、従ってこのステップは「差
動酸化」ステップと呼ばれる。
からホトレジストを剥離した後に、熱酸化を実施してポ
リ１側壁上に酸化物を成長させる。次いで、自己整合型
砒素注入を実施してＮ＋ビット線１０８を画定する。次
いで、Ｎ＋ビット線１０８上に厚い「差動酸化物」１１
０を成長させて、フローティングゲートポリ１を制御ゲ
ートマスクに対して自己整合すべくプラズマエッチング
を行なうＳＡＥ（自己整合型エッチ）ステップに対する
実質的な許容度を達成する。このポリシリコンエッチン
グ期間中の等価的な酸化物のロスは、Ｎ＋ビット線領域
内において許容させることが可能である。Ｎ＋ビット線
における酸化物成長は、注入からの不純物の導入に起因
して著しく向上されており、従ってこのステップは「差
動酸化」ステップと呼ばれる。
【００１６】次に、保護アレイマスクをパターン形成し
て該アレイ外側のアクセストランジスタ及び周辺トラン
ジスタの領域内のＯＮＯ／ポリ１１０６をエッチングす
る。ＯＮＯ／ポリ１１０６をプラズマエッチし、且つ下
側に存在するフローティングゲート酸化物１０４をウェ
ットエッチング（緩衝ＨＦ）において除去する。次い
で、ホトレジストを剥離する。
て該アレイ外側のアクセストランジスタ及び周辺トラン
ジスタの領域内のＯＮＯ／ポリ１１０６をエッチングす
る。ＯＮＯ／ポリ１１０６をプラズマエッチし、且つ下
側に存在するフローティングゲート酸化物１０４をウェ
ットエッチング（緩衝ＨＦ）において除去する。次い
で、ホトレジストを剥離する。
【００１７】図６を参照すると、フローティングゲート
ストライプ１０６を形成した後に、スタンダードのＣＭ
ＯＳプロセスを実施する。アクセストランジスタ及び周
辺トランジスタの両方に対し熱ゲート酸化膜１１２を成
長させ、次いでスレッシュホールド注入を行なう。ポリ
シリコンの第二層１１４（ポリ２）を付着形成し且つ注
入を行なう。ドーパントを活性化させた後に、タングス
テンシリサイド（ＷＳｉ2 ）１１６をポリ２１１２の上
に形成し、抵抗値を低下させて装置の速度を改善させ
る。次いで、シリサイド化したポリ２１１４，１１６を
パターン形成し且つエッチングして、アクセストランジ
スタと周辺トランジスタの両方に対するゲートを画定す
る。このマスクステップにおいて、シリサイド化したポ
リ２１１４，１１６はセルアレイ内においてカバーさ
れ、周辺部におけるソース／ドレイン注入及び再酸化か
らそれを保護する。
ストライプ１０６を形成した後に、スタンダードのＣＭ
ＯＳプロセスを実施する。アクセストランジスタ及び周
辺トランジスタの両方に対し熱ゲート酸化膜１１２を成
長させ、次いでスレッシュホールド注入を行なう。ポリ
シリコンの第二層１１４（ポリ２）を付着形成し且つ注
入を行なう。ドーパントを活性化させた後に、タングス
テンシリサイド（ＷＳｉ2 ）１１６をポリ２１１２の上
に形成し、抵抗値を低下させて装置の速度を改善させ
る。次いで、シリサイド化したポリ２１１４，１１６を
パターン形成し且つエッチングして、アクセストランジ
スタと周辺トランジスタの両方に対するゲートを画定す
る。このマスクステップにおいて、シリサイド化したポ
リ２１１４，１１６はセルアレイ内においてカバーさ
れ、周辺部におけるソース／ドレイン注入及び再酸化か
らそれを保護する。
【００１８】図７を参照すると、アクセストランジスタ
及び周辺トランジスタのソース／ドレイン領域をＬＤＤ
のＮ及びＰ注入のために酸化を行なう。ＬＤＤ注入の後
に、ＬＤＤスペーサが形成され、且つソース及びドレイ
ン領域を再酸化し、次いでＮ＋及びＰ＋ソース／ドレイ
ン注入を行なう。次いで、ポリ１の上のＷＳｉ2 ／ポリ
２／ＯＮＯ層をセルアレイにおいてエッチングし且つホ
トレジストを剥離する。
及び周辺トランジスタのソース／ドレイン領域をＬＤＤ
のＮ及びＰ注入のために酸化を行なう。ＬＤＤ注入の後
に、ＬＤＤスペーサが形成され、且つソース及びドレイ
ン領域を再酸化し、次いでＮ＋及びＰ＋ソース／ドレイ
ン注入を行なう。次いで、ポリ１の上のＷＳｉ2 ／ポリ
２／ＯＮＯ層をセルアレイにおいてエッチングし且つホ
トレジストを剥離する。
【００１９】図８を参照すると、酸化タンタル絶縁膜１
１８及びタングステン電極物質１２０を相継いで付着形
成する。このプロセスは、現場でのクリーニング、付着
及びアニーリングを包含するマルチチャンバクラスタツ
ールにおいて実施することが可能である。酸化タンタル
膜は、３００乃至５００℃において０．２−５トールの
チャンバ圧力で低圧化学蒸着（ＬＰＣＶＤ）により付着
形成させることが可能である。前駆体として、６Ｎ純度
を超えたタンタルエトキシド又は塩化タンタルを使用す
ることが可能である。反応器チャンバは、蒸発させた前
駆体に対する加熱したインレットガスラインを有する冷
壁型単一ウエハ処理モジュールを包含することが可能で
ある。付着後のアニーリングは、酸素雰囲気中において
４００乃至８００℃において実施することが可能であ
る。次いで、化学蒸着又はスパッタリングによりタング
ステンを付着形成し、次いで金属制御ゲート画定（これ
が、従来のプロセスと比較して唯一付け加えられるエキ
ストラなマスクである）を実施する。
１８及びタングステン電極物質１２０を相継いで付着形
成する。このプロセスは、現場でのクリーニング、付着
及びアニーリングを包含するマルチチャンバクラスタツ
ールにおいて実施することが可能である。酸化タンタル
膜は、３００乃至５００℃において０．２−５トールの
チャンバ圧力で低圧化学蒸着（ＬＰＣＶＤ）により付着
形成させることが可能である。前駆体として、６Ｎ純度
を超えたタンタルエトキシド又は塩化タンタルを使用す
ることが可能である。反応器チャンバは、蒸発させた前
駆体に対する加熱したインレットガスラインを有する冷
壁型単一ウエハ処理モジュールを包含することが可能で
ある。付着後のアニーリングは、酸素雰囲気中において
４００乃至８００℃において実施することが可能であ
る。次いで、化学蒸着又はスパッタリングによりタング
ステンを付着形成し、次いで金属制御ゲート画定（これ
が、従来のプロセスと比較して唯一付け加えられるエキ
ストラなマスクである）を実施する。
【００２０】パターン形成した後に、タングステンと酸
化タンタルの両方をプラズマでエッチングする。このエ
ッチングの後に、ホトレジストを剥離する。その代わり
に、遠紫外線を使用してホトレジストを硬化させる。次
いで、既存のホトレジストの上にホトレジストの第二層
をスピンオンさせ、且つパターン形成して、ＳＡＥマス
クを使用することによりアクセストランジスタ及び周辺
トランジスタの領域を保護し、次いで自己整合型ポリ１
エッチングを行なう。このエッチングプロセス期間中、
露出されたＮ＋ビット線もエッチングされる。しかしな
がら、本プロセスの初期段階において形成された厚い差
動酸化物がＮ＋ビット線が過剰にエッチングされること
を防止し、酸化物エッチング比に対するポリシリコンの
高い選択性のために酸化物のロスは許容可能なものであ
る。次いで、ホトレジストを剥離し、且つＴＥＯＳ側壁
形成を行なって、メモリセルの側壁を介して存在しうる
リーク電流を最小とさせる。その他の残りのプロセスは
ＢＰＳＧリフロー及び典型的な最終的なバックエンド
（後端）のメタリゼーションである。
化タンタルの両方をプラズマでエッチングする。このエ
ッチングの後に、ホトレジストを剥離する。その代わり
に、遠紫外線を使用してホトレジストを硬化させる。次
いで、既存のホトレジストの上にホトレジストの第二層
をスピンオンさせ、且つパターン形成して、ＳＡＥマス
クを使用することによりアクセストランジスタ及び周辺
トランジスタの領域を保護し、次いで自己整合型ポリ１
エッチングを行なう。このエッチングプロセス期間中、
露出されたＮ＋ビット線もエッチングされる。しかしな
がら、本プロセスの初期段階において形成された厚い差
動酸化物がＮ＋ビット線が過剰にエッチングされること
を防止し、酸化物エッチング比に対するポリシリコンの
高い選択性のために酸化物のロスは許容可能なものであ
る。次いで、ホトレジストを剥離し、且つＴＥＯＳ側壁
形成を行なって、メモリセルの側壁を介して存在しうる
リーク電流を最小とさせる。その他の残りのプロセスは
ＢＰＳＧリフロー及び典型的な最終的なバックエンド
（後端）のメタリゼーションである。
【００２１】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 公知のクロスポイントセル構成体を示したレ
イアウト図。
イアウト図。
【図２】 図１に示したクロスポイントセル構成体に対
する等価回路を示した概略図。
する等価回路を示した概略図。
【図３】 本発明に基づく処理の流れと従来の処理の流
れとの間の比較を示した説明図。
れとの間の比較を示した説明図。
【図４】 本発明に基づく処理の流れの各段階における
状態を示した説明図。
状態を示した説明図。
【図５】 本発明に基づく処理の流れの各段階における
状態を示した説明図。
状態を示した説明図。
【図６】 本発明に基づく処理の流れの各段階における
状態を示した説明図。
状態を示した説明図。
【図７】 本発明に基づく処理の流れの各段階における
状態を示した説明図。
状態を示した説明図。
【図８】 本発明に基づく処理の流れの各段階における
状態を示した説明図。
状態を示した説明図。
１０２ フィールド酸化領域 １０４ フローティングゲート酸化物層 １０８ Ｎ＋ビット線 １１０ 差動酸化物 １１２ 熱ゲート酸化膜 １１４ 第二ポリシリコン層（ポリ２） １１６ タングステンシリサイド（ＷＳｉ2 ） １１８ 酸化タンタル絶縁膜 １２０ タングステン電極物質
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アルバート エム． バージモント アメリカ合衆国， カリフォルニア 95129， サン ノゼ， キャッスル グ レン アベニュー 5512 (72)発明者 ロナルド エフ． コバックス アメリカ合衆国， カリフォルニア 94040， マウンテン ビュー， ビラヌ ーバ コート 147
Claims (3)
- 【請求項１】 半導体基板にＥＰＲＯＭセルアレイを製
造する方法において、 （ａ）前記半導体基板の表面上にフローティングゲート
絶縁物質からなる層を形成し、 （ｂ）前記フローティングゲート絶縁物質層上に導電性
物質からなる第一層を形成し、 （ｃ）前記導電性物質からなる第一層をパターン形成し
て露出された側壁を有する導電性物質のストライプを画
定し、 （ｄ）前記露出した側壁上に絶縁性物質を成長させ、 （ｅ）前記導電性物質のストライプの間において前記半
導体基板内にＮ型ドーパントを導入してＮ＋ビット線を
画定し、 （ｆ）前記導電性物質のストライプ上に酸化タンタルを
付着形成し、 （ｇ）前記酸化タンタル上に制御ゲート導電性物質を付
着形成する、 上記各ステップを有することを特徴とする方法。 - 【請求項２】 シリコン基板にＥＰＲＯＭセルアレイを
製造する方法において、 （ａ）シリコン基板の表面上にフローティングゲート酸
化物の層を形成し、 （ｂ）前記フローティングゲート酸化物の表面上に第一
ポリシリコン層（ポリ１）を形成し、 （ｃ）前記第一ポリシリコン層の表面上に酸化物／窒化
物／酸化物（ＯＮＯ）層を形成し、 （ｄ）前記ＯＮＯ層及びその下側に存在する第一ポリシ
リコン層をパターン形成して前記フローティングゲート
酸化物の表面上に複合ＯＮＯ／ポリ１のストライプを画
定し、 （ｅ）前記複合ＯＮＯ／ポリ１ストライプの露出された
ポリ１側壁上に熱酸化物を成長させ、 （ｆ）前記複合ＯＮＯ／ポリ１ストライプの間において
前記シリコン基板内にＮ型ドーパント物質を導入してＮ
＋ビット線を画定し、 （ｇ）前記Ｎ＋ビット線上に差動酸化物を成長させ、 （ｈ）前記複合ＯＮＯ／ポリ１ストライプから前記ＯＮ
Ｏを剥離してポリ１ストライプを画定し、 （ｉ）前記ポリ１ストライプ上に酸化タンタルを付着形
成し、 （ｊ）前記酸化タンタル上にタングステンを付着形成す
る、 上記各ステップを有することを特徴とする方法。 - 【請求項３】 シリコン基板にセルアレイ領域とアクセ
ストランジスタ領域とを有するＥＰＲＯＭアレイを製造
する方法において、 （ａ）前記アクセストランジスタ領域内にフィールド酸
化物領域を形成して活性デバイス領域を画定し、 （ｂ）前記セルアレイ領域と前記活性デバイス領域の両
方において前記シリコン基板の表面上にフローティング
ゲート酸化物からなる層を形成し、 （ｃ）前記アクセストランジスタ領域内の前記フィール
ド酸化物領域と前記活性デバイス領域の両方の上及び前
記セルアレイ領域内の前記シリコン基板の表面上に第一
ポリシリコン層（ポリ１）を形成し、 （ｄ）前記セルアレイ領域と前記アクセストランジスタ
領域の両方において前記ポリ１層の表面上に酸化物／窒
化物／酸化物（ＯＮＯ）層を形成し、 （ｅ）前記ＯＮＯ層及び前記ポリ１層をパターン形成し
て前記セルアレイ領域と前記アクセストランジスタ領域
の両方において前記フローティングゲート酸化物の表面
上に複合ＯＮＯ／ポリ１のストライプを画定し、 （ｆ）前記複合ＯＮＯ／ポリ１ストライプの露出された
ポリ１側壁上に熱酸化物を成長させ、 （ｇ）前記セルアレイ領域において前記複合ＯＮＯ／ポ
リ１ストライプ間において前記シリコン基板内にＮ型ド
ーパント物質を導入してＮ＋ビット線を画定し、 （ｈ）前記Ｎ＋ビット線上に差動酸化物を成長させ、 （ｉ）前記セルアレイ領域上に保護アレイマスクを形成
し、 （ｊ）前記アクセストランジスタ領域における複合ＯＮ
Ｏ／ポリ１ストライプ及びフローティングゲート酸化物
を除去して前記活性デバイス領域におけるシリコン基板
を露出させ、 （ｋ）前記活性デバイス領域内に熱ゲート酸化膜を形成
し、 （ｌ）前記セルアレイ領域と前記アクセストランジスタ
領域の両方において第二ポリシリコン層を形成し、 （ｍ）前記セルアレイ領域と前記アクセストランジスタ
領域の両方において前記第二ポリシリコン層（ポリ２）
上に金属シリサイド層を形成し、 （ｎ）前記アクセストランジスタにおける前記金属シリ
サイド層及びポリ２層をパターン形成して前記活性デバ
イス領域におけるゲート酸化膜上にシリサイド化ポリ２
アクセストランジスタゲートを画定し、 （ｏ）前記アクセストランジスタゲートに隣接してソー
ス領域及びドレイン領域を画定してアクセストランジス
タを画定し、 （ｐ）前記セルアレイ領域におけるＯＮＯ／ポリ１スト
ライプから前記金属シリサイド、ポリ２及びＯＮＯを除
去してポリ１ストライプを画定し、 （ｑ）前記ポリ１ストライプ上に酸化タンタルを付着形
成し、 （ｒ）前記酸化タンタル上にタングステンを付着形成す
る、 上記各ステップを有することを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US74766391A | 1991-08-20 | 1991-08-20 | |
| US747663 | 1991-08-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05235366A true JPH05235366A (ja) | 1993-09-10 |
| JP3065804B2 JP3065804B2 (ja) | 2000-07-17 |
Family
ID=25006106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4221577A Expired - Lifetime JP3065804B2 (ja) | 1991-08-20 | 1992-08-20 | 酸化タンタル制御ゲート絶縁膜を使用する自己整合型積層ゲートｅｐｒｏｍセル |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5304503A (ja) |
| EP (1) | EP0528564A2 (ja) |
| JP (1) | JP3065804B2 (ja) |
| KR (1) | KR100260959B1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001168303A (ja) * | 1998-08-27 | 2001-06-22 | Stmicroelectronics Srl | 電子仮想接地メモリ・デバイスおよびその製造方法 |
| JP2001210734A (ja) * | 1999-12-31 | 2001-08-03 | Hyundai Electronics Ind Co Ltd | フラッシュメモリのゲート電極製造方法 |
| JP2001223282A (ja) * | 1999-12-30 | 2001-08-17 | Hynix Semiconductor Inc | 不揮発性メモリ素子及びその製造方法 |
| US6706593B1 (en) | 1996-08-29 | 2004-03-16 | Nec Electroincs Corporation | Method for manufacturing a nonvolatile semiconductor storage device |
| US7001808B2 (en) | 2001-08-31 | 2006-02-21 | Renesas Technology Corp. | Semiconductor integrated circuit device having a dummy conductive film and method of manufacturing the same |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960009995B1 (ko) * | 1992-07-31 | 1996-07-25 | 삼성전자 주식회사 | 반도체 장치의 제조 방법 및 그 구조 |
| US5460988A (en) * | 1994-04-25 | 1995-10-24 | United Microelectronics Corporation | Process for high density flash EPROM cell |
| JP2901493B2 (ja) * | 1994-06-27 | 1999-06-07 | 日本電気株式会社 | 半導体記憶装置及びその製造方法 |
| JP3383140B2 (ja) * | 1995-10-02 | 2003-03-04 | 株式会社東芝 | 不揮発性半導体記憶装置の製造方法 |
| TW428319B (en) * | 1996-05-31 | 2001-04-01 | United Microelectronics Corp | High-density contactless flash memory on silicon above an insulator and its manufacturing method |
| US5985724A (en) * | 1996-10-01 | 1999-11-16 | Advanced Micro Devices, Inc. | Method for forming asymmetrical p-channel transistor having nitrided oxide patterned to selectively form a sidewall spacer |
| US5768186A (en) | 1996-10-25 | 1998-06-16 | Ma; Yueh Yale | High density single poly metal-gate non-volatile memory cell |
| JP3442596B2 (ja) * | 1996-11-28 | 2003-09-02 | 富士通株式会社 | 半導体装置の製造方法 |
| JPH10189777A (ja) * | 1996-12-26 | 1998-07-21 | Toshiba Corp | 不揮発性半導体記憶装置の製造方法 |
| US5889303A (en) * | 1997-04-07 | 1999-03-30 | Motorola, Inc. | Split-Control gate electrically erasable programmable read only memory (EEPROM) cell |
| US5953599A (en) * | 1997-06-12 | 1999-09-14 | National Semiconductor Corporation | Method for forming low-voltage CMOS transistors with a thin layer of gate oxide and high-voltage CMOS transistors with a thick layer of gate oxide |
| US6483157B1 (en) | 1997-06-20 | 2002-11-19 | Advanced Micro Devices, Inc. | Asymmetrical transistor having a barrier-incorporated gate oxide and a graded implant only in the drain-side junction area |
| US6265749B1 (en) | 1997-10-14 | 2001-07-24 | Advanced Micro Devices, Inc. | Metal silicide transistor gate spaced from a semiconductor substrate by a ceramic gate dielectric having a high dielectric constant |
| US5899713A (en) * | 1997-10-28 | 1999-05-04 | International Business Machines Corporation | Method of making NVRAM cell with planar control gate |
| TW370723B (en) * | 1997-11-27 | 1999-09-21 | United Microelectronics Corp | Method for reducing current leakage of high capacitivity materials |
| US6124620A (en) * | 1998-05-14 | 2000-09-26 | Advanced Micro Devices, Inc. | Incorporating barrier atoms into a gate dielectric using gas cluster ion beam implantation |
| US5990493A (en) * | 1998-05-14 | 1999-11-23 | Advanced Micro Devices, Inc. | Diamond etch stop rendered conductive by a gas cluster ion beam implant of titanium |
| US6072222A (en) * | 1998-05-18 | 2000-06-06 | Advanced Micro Devices, Inc. | Silicon implantation into selective areas of a refractory metal to reduce consumption of silicon-based junctions during salicide formation |
| US5907780A (en) * | 1998-06-17 | 1999-05-25 | Advanced Micro Devices, Inc. | Incorporating silicon atoms into a metal oxide gate dielectric using gas cluster ion beam implantation |
| US6274442B1 (en) | 1998-07-15 | 2001-08-14 | Advanced Micro Devices, Inc. | Transistor having a nitrogen incorporated epitaxially grown gate dielectric and method of making same |
| US6194768B1 (en) | 1998-10-23 | 2001-02-27 | Advanced Micro Devices, Inc. | High dielectric constant gate dielectric with an overlying tantalum gate conductor formed on a sidewall surface of a sacrificial structure |
| US6171900B1 (en) | 1999-04-15 | 2001-01-09 | Taiwan Semiconductor Manufacturing Company | CVD Ta2O5/oxynitride stacked gate insulator with TiN gate electrode for sub-quarter micron MOSFET |
| US6288419B1 (en) | 1999-07-09 | 2001-09-11 | Micron Technology, Inc. | Low resistance gate flash memory |
| US6190979B1 (en) | 1999-07-12 | 2001-02-20 | International Business Machines Corporation | Method for fabricating dual workfunction devices on a semiconductor substrate using counter-doping and gapfill |
| US6218227B1 (en) * | 1999-10-25 | 2001-04-17 | Advanced Micro Devices, Inc. | Method to generate a MONOS type flash cell using polycrystalline silicon as an ONO top layer |
| US6440870B1 (en) | 2000-07-12 | 2002-08-27 | Applied Materials, Inc. | Method of etching tungsten or tungsten nitride electrode gates in semiconductor structures |
| US6429109B1 (en) | 2001-12-14 | 2002-08-06 | Chartered Semiconductor Manufacturing Ltd | Method to form high k dielectric and silicide to reduce poly depletion by using a sacrificial metal between oxide and gate |
| KR100487557B1 (ko) * | 2002-06-24 | 2005-05-03 | 주식회사 대일시스템 | 칩사이즈 프로브카드 |
| US7071538B1 (en) * | 2004-12-10 | 2006-07-04 | Spansion,Llc | One stack with steam oxide for charge retention |
| US9129996B2 (en) * | 2013-07-31 | 2015-09-08 | Freescale Semiconductor, Inc. | Non-volatile memory (NVM) cell and high-K and metal gate transistor integration |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4688078A (en) * | 1982-09-30 | 1987-08-18 | Ning Hseih | Partially relaxable composite dielectric structure |
| US4698787A (en) * | 1984-11-21 | 1987-10-06 | Exel Microelectronics, Inc. | Single transistor electrically programmable memory device and method |
| US5156990A (en) * | 1986-07-23 | 1992-10-20 | Texas Instruments Incorporated | Floating-gate memory cell with tailored doping profile |
| US4794565A (en) * | 1986-09-15 | 1988-12-27 | The Regents Of The University Of California | Electrically programmable memory device employing source side injection |
| US5021848A (en) * | 1990-03-13 | 1991-06-04 | Chiu Te Long | Electrically-erasable and electrically-programmable memory storage devices with self aligned tunnel dielectric area and the method of fabricating thereof |
| US5225359A (en) * | 1990-08-17 | 1993-07-06 | National Semiconductor Corporation | Method of fabricating Schottky barrier diodes and Schottky barrier diode-clamped transistors |
| US5240870A (en) * | 1991-04-18 | 1993-08-31 | National Semiconductor Corporation | Stacked gate process flow for cross-point EPROM with internal access transistor |
| US5120670A (en) * | 1991-04-18 | 1992-06-09 | National Semiconductor Corporation | Thermal process for implementing the planarization inherent to stacked etch in virtual ground EPROM memories |
-
1992
- 1992-07-30 EP EP92306938A patent/EP0528564A2/en not_active Withdrawn
- 1992-08-19 KR KR1019920014909A patent/KR100260959B1/ko not_active Expired - Lifetime
- 1992-08-20 JP JP4221577A patent/JP3065804B2/ja not_active Expired - Lifetime
- 1992-10-13 US US07/959,665 patent/US5304503A/en not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6706593B1 (en) | 1996-08-29 | 2004-03-16 | Nec Electroincs Corporation | Method for manufacturing a nonvolatile semiconductor storage device |
| JP2001168303A (ja) * | 1998-08-27 | 2001-06-22 | Stmicroelectronics Srl | 電子仮想接地メモリ・デバイスおよびその製造方法 |
| JP2001223282A (ja) * | 1999-12-30 | 2001-08-17 | Hynix Semiconductor Inc | 不揮発性メモリ素子及びその製造方法 |
| JP2001210734A (ja) * | 1999-12-31 | 2001-08-03 | Hyundai Electronics Ind Co Ltd | フラッシュメモリのゲート電極製造方法 |
| US7001808B2 (en) | 2001-08-31 | 2006-02-21 | Renesas Technology Corp. | Semiconductor integrated circuit device having a dummy conductive film and method of manufacturing the same |
| US7095074B2 (en) | 2001-08-31 | 2006-08-22 | Renesas Technology Corp. | Semiconductor device with reduced memory leakage current |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3065804B2 (ja) | 2000-07-17 |
| EP0528564A3 (ja) | 1995-03-08 |
| KR100260959B1 (ko) | 2000-07-01 |
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