JPH0521752A - 高密度ｄｒａｍ用の粗化された多結晶シリコン表面のコンデンサ電極板 - Google Patents

高密度ｄｒａｍ用の粗化された多結晶シリコン表面のコンデンサ電極板

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JPH0521752A
JPH0521752A JP4039172A JP3917292A JPH0521752A JP H0521752 A JPH0521752 A JP H0521752A JP 4039172 A JP4039172 A JP 4039172A JP 3917292 A JP3917292 A JP 3917292A JP H0521752 A JPH0521752 A JP H0521752A
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Abstract

(57)【要約】 【目的】 単位面積当たりの有効面積を増加させるため
粗化された電極及びそれに基づく構造を有し、特に高密
度ダイナミックランダムアクセスメモリーデバイス用に
好適な微小化されたコンデンサを製造する方法。 【構成】 本発明の方法は、導電性多結晶シリコン層を
沈着させることに関する。その多結晶シリコン層上に耐
火性金属のような金属を沈着させる。この複合層を加熱
してケイ化金属及び粗化さえた多結晶シリコン表面を形
成し、その間に結晶粒も大きく成長する。ケイ化金属を
除去して粗化された表面を残す。粗化された表面上に多
結晶シリコン層を形成してコンデンサを完成させる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は集積回路デバイスの製造
に関するものであり、更に詳しく述べると高密度ダイナ
ミックランダムアクセスメモリー（ＤＲＡＭ）デバイス
等の製造方法に関する。
【０００２】
【従来の技術】ＤＲＡＭの寸法が小さくなるにつれて、
単位コンデンサ面積当たりの貯蔵電荷を十分高く保つこ
とが継続した課題となっている。妥当な寸法のチップ面
積に高密度のＤＲＡＭを製作するには、セル構造を従来
の平面型コンデンサからトレンチ(trench)コンデンサ又
はスタックコンデンサに変える必要があり、特に４メガ
ビットＤＲＡＭ時代以降にはそう云える。コンデンサの
平面面積を増やさずに電気容量を増大させる試みは全て
下記の技術範疇に区分することができる。
【０００３】（１）コンデンサの誘導体を薄くすること
及び／又は高い誘電率の膜、例えば酸化物−窒化物−酸
化物（ＯＮＯ）複合膜、更に最近では五酸化タンタルの
膜を用いること、但し五酸化タンタルは漏電や信頼性の
問題を解決する開発が更に必要である。（２）三次元コ
ンデンサ構造にして、コンデンサの平面面積を増やさず
にコンデンサ面積を増加させることである。この方法は
二つの枝に分かれる。すなわちトレンチコンデンサとス
タックコンデンサである。トレンチコンデンサの場合、
ＤＲＡＭが１６Ｍビットを越えるとトレンチを非常に深
くする必要がある。必要とされる深さのトレンチに加工
することには技術的にも理論的物理的にも限界がある。
スタックコンデンサを用いて１６Ｍビット及びそれを越
えるＤＲＡＭを製造する際には、フィン構造、クラウン
構造等々の極めて複雑なスタック構造が必要とされる。
このような構造物の製造には複雑な製造方法が必要とな
り、費用は高くなって収率は低下する。
【０００４】つい最近になって、新しい概念が出され
た。コンデンサ電極の多結晶シリコン表面を粗化して表
面積を増加させる方法である。多結晶シリコン電極層の
表面を粗化する幾つかの技術は、サカオ(M.Sakao)の
「半球状グレインストレージノードを有する６４Ｍｂ
ＤＲＡＭ用のコンデンサ−オーバー−ビットラインセル
(ACAPACITOR-OVER-BIT-LINE (COB) CELL WITH A HEMISP
HERICAL-GRAIN STORAGENODE FOR 64 Mb DRAMs)」なる標
題のIEDM 1990 TECHNICAL DIGEST 第655-658頁；ヨシ
マル(M.Yoshimaru)等の「６４Ｍビット以上のＳＴＣＤ
ＲＡＭセル用の表面粗化多結晶Ｓｉ電極及び低温沈着窒
化ケイ素(RUGGED SURFACE POLY-SI ELECT-RODE AND LOW
TEMPERATURE DEPOSITED SILICON NITRIDE FOR 64 MBIT
AND BEYOND STC DRAM CELL)」なる標題のIDEM 1990 TECHNIC
AL DIGEST第659-662頁及びピエール、シー、ファザン(P
ierre C.Fazan)等の「改良型スタックＤＲＡＭ用のテク
スチャー化インターポリコンデンサの電気的特性(ELECT
RICAL CHARACTERIZATION OF TEXTURED INTERPOLY CAPAC
ITORS FOR ADVANCED STACKED DRAMs)」なる標題のIEDM
1990 TECHNICAL DIGEST第663-666頁等の技術論文に示唆
されている。
【０００５】
【発明が解決しようとする課題】本発明の主目的は、有
効電極表面積を増やしたコンデンサデバイス及びそれに
基くコンデンサ構造物を製造する効果的かつ極めて製造
し易い方法を提供することである。
【０００６】本発明の別の目的は、高密度コンデンサ構
造物用として多結晶シリコン表面上に粗化表面を形成す
る新規な方法を提供することである。
【０００７】本発明の更なる目的は、高密度ＤＲＡＭデ
バイス及びそれに基く新規なスタックコンデンサ構造物
を製造する更に信頼性ある新規な方法を提供することで
ある。
【０００８】
【課題を解決するための手段】本発明の上記諸目的に従
い、粗化表面電極を有する微小化コンデンサを製造する
新規な方法を実現する。本発明の方法は、適当な絶縁性
基板上に第一の多結晶シリコン層を沈着させることを伴
う。第一の多結晶層上に耐火性金属の薄層を沈着させ
る。この結果得られる複合層を加熱し、その界面上でケ
イ化及びシリコン結晶粒の成長を行わせ、それにより粗
化表面を形成する。次に、金属ケイ化物を除去する。粗
化表面上に絶縁層を沈着させる。この絶縁層上に第二の
多結晶シリコン薄層を沈着させてコンデンサ構造体が完
成する。
【０００９】付属図面は本発明の重要は部分であり、図
１は、先行技術の代表的ＤＲＡＭセルの回路概念図であ
る。
【００１０】図２，３及び５は、本発明の一好適実施態
様の断面図を概念的に示すものである。
【００１１】図４は、粗化表面が如何に形成されるかを
概念的に示すものである。
【００１２】図１を更に詳しく参照する。同図は、トラ
ンジスタ１０を有する単一のＤＲＡＭセルを示すもので
あり、ゲート電極１２はワード線１４に電気接続され、
プレート（グランドプレート）電極１８を有するコンデ
ンサ１６は電気的に接地されている。このプレート電極
は例えば基板、オフチップ(off chip)等に電気接続する
こともできる。更に、電極２０（ストレージノード）は
トランジスタ１０のドレイン域２２に電気接続される。
【００１３】図２は、本発明の新規なコンデンサ構造物
を製造するためのＤＲＡＭ部分完成構造物を示すもので
ある。第一シリーズの工程は、半導体基板３０内で半導
体表面域を他の半導体表面域から分離するための誘電性
分離域を形成することに関する。半導体基板は、（１０
０）の結晶学的配列をもったシリコンから構成されるこ
とが好ましい。デバイス間の誘電性分離は従来法通りな
ので、説明及び図面を簡単にするため一部しか示さず、
詳しくは説明しない。例えば、その一方法はクーイ(E.K
ooi)の米国特許第3,970,486号明細書に記載されてお
り、同特許ではシリコン半導体基板の或る選択された表
面部分を酸化を防ぐために、マスキングした後、マスキ
ングされていない露出表面を酸化して熱酸化物(thermal
oxide)を成長させ、その酸化物はマスキングしていな
い域のシリコン表面内に沈下する。マスキングされたシ
リコンは、沈下した酸化ケイ素すなわちフィールドオキ
サイドパターン(Field OXide pattern)ＦＯＸ２８に取
り囲まれたメサ(mesa)として残る。次の過程で、このシ
リコンメサ内に半導体デバイスを付与することができ
る。
【００１４】シリコン基板３０の表面は、ゲート酸化物
１１を所望の厚みにするよう熱的に酸化される。その好
適厚みは約８０乃至２００オングストロームである。Ｌ
ＰＣＶＤ（低圧化学蒸着）法により多結晶シリコン層１
２をブランケット沈着させる。多結晶シリコン層の好適
厚みは約２０００乃至４０００オングストロームであ
る。この多結晶シリコン層１２に、照射量５乃至１０Ｅ
１５／ｃｍ2及び２０乃至６０ＫｅＶの条件下でリン又
はヒ素のイオンをイオン注入するか、或いは約９００℃
の温度でオキシ塩化リンをドーピング処理する。この層
の表面に熱的酸化又は化学蒸着法の何れかにより酸化ケ
イ素層１３を形成する。層１１、１２及び１３は、通常
のリソグラフィー及び当該技術分野で常用の異方性エッ
チング技術によりパターン化して、ＦＯＸ２８表面上又
は図２のその他の場所にゲート電極及び構造物の所望パ
ターンを付与するのである。
【００１５】ＭＯＳ ＦＥＴのソース／ドレイン構造は
以下の工程により形成される。図２はＮチャネルＦＥＴ
集積回路デバイスの形成を示すものである。しかしなが
ら、単にＮ−チャネルのものと反対の極性に代えたなら
ば、ＰチャネルＦＥＴ集積回路デバイスも形成できるこ
とは、当業者のよく知るところである。また、同一基板
上にＮ及びＰの両チャネルを形成することにより、ＣＭ
ＯＳ ＦＥＴも同様に形成することができる。
【００１６】図２は、例えばとしてＮ−ドーパントのイ
オン注入を示すものである。リソグラフマスクは、その
個々のＮ−イオン注入を施されない域を保護する必要が
ある。リソグラフマスクは、通常のリソグラフィー法及
びエッチング技術により形成される。軽度Ｎドーピング
処理ドレイン２３及び２５は、例えばリンＰ31を約２０
乃至４０ＫｅＶのエネルギーを用いて約１乃至１０Ｅ１
３原子／ｃｍ2の照射量で注入して形成される。
【００１７】誘電性スペーサ２７を形成した後に、軽度
ドーピング処理したドレイン／ソース／ドレイン構造物
を完成させる。約６５０乃至９００℃の範囲内の温度で
テトラエトキシシラン（ＴＥＯＳ）を化学蒸着させる等
の低温酸化ケイ素沈着が好適である。その他の酸化ケイ
素沈着法にはシランベースのＬＰＣＶＤがある。この誘
電性酸化ケイ素層２７の厚みは約２０００乃至５０００
オングストロームであり、約２５００オングストローム
であることが好ましい。
【００１８】この層を異方性エッチングすると、層構造
物１１，１２，１３の側壁上に誘電性スペーサ層２７が
形成される。この好適な異方性ピーエッチングは、通常
の反応性イオンエッチング雰囲気を使用する。
【００１９】これらの層構造物域１１，１２，１３；ス
ペーサ２７及び露出された単結晶シリコン基板域上に酸
化ケイ素、窒化ケイ素又は同様なもののマスキング薄層
２９を形成する。この層２９を形成するための条件は、
ＴＥＯＳのＬＰＣＶＤ沈着又は約６００乃至９００℃で
のＬＰＣＶＤ窒化ケイ素沈着、或いは酸化ケイ素と窒化
ケイ素の複合層である。この誘電層の好適厚みは約２０
０乃至１０００オングストロームであり、約６００オン
グストロームの厚みが好ましい。
【００２０】このＮ+ソース／ドレインイオン注入は、
照射量約２Ｅ１５乃至１Ｅ１６原子／ｃｍ2及びエネル
ギー約２０乃至７０ｋｅＶでヒ素Ａｓ75を用いて、図２
にあるようなＮチャネル軽度ドープ処理ドレインＭＯＳ
ＦＥＴ集積回路デバイスのソース／ドレイン域２２を
完成させる。層２９は、図２に示すようにＤＲＡＭ活性
ドレイン域の表面から除去され、コンデンサノード接触
域を形成する。
【００２１】図３では、多結晶シリコン層１２に関して
説明したものと同じ沈着技術を用いて、第一多結晶シリ
コン層３２を基板３０の表面に沈着させることによりコ
ンデンサ構造物を製造する。この第一層の代表的厚みは
約３０００乃至６０００オングストロームである。イオ
ン注入法又は現場ドーピング(in situ doping)の何れか
により不純物を第一層内に導入する。この第一層３２不
純物濃度は、約１０18乃至１０21／ｃｍ3であることが
好ましい。次に耐火性金属の薄層（図に示していない）
を第一多結晶層の表面に沈着させる。この薄層の厚みは
約４００乃至２０００オングストロームの範囲内である
ことが好ましく、適当かつ通常のスパッタリング法又は
蒸着法により沈着される。この耐火金属薄層として好適
な金属はチタン、コバルト、タングステン、白金等であ
る。以下の実施例では、一好適金属としてチタンにつき
説明する。
【００２２】この多結晶と金属層との複合物を加熱し
て、第一多結晶層の表面に金属ケイ化物を形成し且つそ
の表面上にシリコン粒晶を形成する。この金属膜は、あ
る条件下では多結晶シリコンの粒界と優先的に反応する
ので、シリコン粒と粒界との反応速度が不均一となって
表面を粗化するのである。図４は、粒界における刻み目
(indentation)が表面に達して表面粗化を起こす反応効
果を概念的に示すものである。この効果は、金属ケイ素
化の普通の用途では極めて好ましいことではないが、こ
の特定用途では好ましいのである。粗化された表面を数
字３４で示す。
【００２３】本発明方法の重要な特徴は、ソース／ドレ
イン２２と層３２との界面３６で卓越した電気接触が形
成されることである。この界面を図１の電極２０とドレ
イン２２との間に示す。層３２は図１の電極２０であ
る。多結晶シリコン層３２とアクセストランジスタ１０
のドレインとの界面３６の接触抵抗は極めて低いもので
なければならず、この抵抗はバッチ間、単一バッチのウ
ェハー間で不変でなければならず、また或るバッチ内の
単一ウェハーを横切る線内でも一様でなければならな
い。基板表面の汚染は回避が困難なので、界面を絶対的
に高清浄に保つことは困難である。処理時に存在する不
純物及び元の酸化ケイ素の形成そのものが主な汚染源で
ある。しかしながら、本発明の方法では加熱ステップの
間に、界面の不純物は金属ケイ化物層の方に吸い込まれ
る。このケイ素化によるゲッタリング効果は、不変性及
び均一性を大幅に改善するのみならず、接触抵抗を低下
させてＤＲＡＭチップの動作を加速する。多結晶シリコ
ン粒は大きく成長し、このケイ素化は多結晶シリコン粒
界に沿って優先的に生起する。焼き鈍し温度及び焼き純
しは、その関係に応じて変化する。しかしながら、アル
ゴン又は窒素雰囲気下の通常炉での代表的な焼き鈍し温
度は約５００乃至１０００℃の範囲であり、代表的焼き
鈍し時間は約１０乃至１８０分である。迅速焼鈍し法で
使用可能であり、この場合には３０秒乃至数分を使用す
ることができる。この温度及び時間は、勿論、金属とし
て何を選ぶかによって変わる。チタンの場合には、６０
０乃至８００℃の温度を使用することができる。迅速焼
鈍しの場合は、窒素雰囲気下、約６０乃至１２０秒間で
操作できる。
【００２４】次に、金属ケイ化物３３を好ましくは清浄
なエッチング溶液で除去する。ケイ化チタンの場合に
は、フッ酸又は緩衝化されたフッ酸である。図４から分
かるように、金属ケイ化物３３は粗化表面から容易に剥
ぎ取ることができる。金属ケイ化物を除去した後、通常
のリソグラフィー及びエッチングの技術を用いて粗化さ
れた多結晶シリコン層をパターン化するのである。
【００２５】次に誘電性薄層３８を沈着させる。この層
はコンデンサーの誘電体として機能する。この誘電性又
は絶縁性の薄層は約３０乃至２５０オングストロームの
好適範囲の厚みを有する。この誘電層の材料は、高い誘
電率を有してピンホールのない連続層を形成するものな
らば、いずれの好適材料であってもよい。この誘電層
は、総厚みが約４０乃至１５０オングストロームの酸化
ケイ素−窒化ケイ素−酸化ケイ素の複合層であることが
好ましい、将来特に重要になる別材料は誘電性の酸化タ
ンタル、例えば五酸化タンタル又はそれを二酸化ケイ素
及び／又は窒化ケイ素と組み合わせたものである。
【００２６】酸化タンタルすなわち五酸化タンタルの好
適厚みは、約１５０乃至１０００オングストロームであ
る。この材料は、高い誘電率を有すること並びに電気容
量Ｃ、誘電率Ｅ及び誘電体の厚みｄとの間にＣ＝Ｅ／ｄ
なる関係があることがよく理解されていることから特に
重要である。誘電率は二酸化ケイ素が３、９、窒化ケイ
素が８．０であり、五酸化タンタルが２２．０である。
従って、五酸化タンタルの有効厚みは二酸化ケイ素の約
１／５以下である。
【００２７】酸化タンタルは化学蒸着を含む幾つかの周
知の方法でで沈着され、その方法は例えばサイトウ(M.S
aitoh)等の「化学蒸着により成長させたＴａ2Ｏ5薄膜の
電気的性質(ELECTRICAL PROPERTIES OF THIN Ta2O5 FIL
MS GROWN BY CHEMICAL VAPORDEPOSITION)」IEDM'86第68
0-683頁；ヌマサワ(Y.Numasawa)等の「ＤＲＡＭスタッ
クコンデンサ用のＴａ2Ｏ5プラズマ技術(Ta2O5 PLASMA
TECHNOLOGY FOR DRAMSTACKED CAPACITORS」、IEDM'89第
43-46頁に教示されており、シンリキ(H.Shinriki)等の
「究極ＳＴＣＤＲＡＭ用の酸化されたＴａ2Ｏ5／Ｓｉ3
Ｎ4誘電体膜(OXIDED Ta2O5/Si3N4 DIELECTRIC FILMS FO
R ULTIMATE STC DRAMS」IEDM'86第684-687頁に示されて
いるような反応性スパッタリング沈着法を用いて沈着す
ることもできる。
【００２８】図５に示すように、層３０上に第二の多結
晶シリコン層４０を沈着させ、図１の第二電極として機
能するようパターン化する。この第二多結晶シリコン層
も、好ましくは約１０18乃至１０21／ｃｍ3の範囲の濃
度の不純物でドーピング処理される。
【００２９】図５は、例えばソース域２４へのビット線
２６の接触のような単結晶シリコン域への金属接触の完
成図を示すものである。絶縁性構造物４５は、例えば二
酸化ケイ素の層とホウリン化ケイ酸塩ガラス、リン化ケ
イ酸塩ガラス又は同様な絶縁層のはるかに厚い層とから
構成される。これらの層の操作厚み(operational thick
ness)は、酸化物層が約１０００乃至２０００オングス
トロームであり、ガラス層が約２０００乃至１０，００
０オングストローム又はそれ以上である。これらの層
は、代表的には、低圧若しくは常圧での化学蒸着或いは
プラズマ強化反応性室内での化学蒸着により沈着され
る。
【００３０】次に、絶縁性層化構成物を経由してソース
域２４又はデバイス内の同様な域に至る接触窓又は開口
部を形成する。他域の開口部は、図５の断面図の外にあ
るので示していない。このプロセスステップは、通常の
リソグラフィー及びエッチング技術を用いて行われ、絶
縁層構造物４５の両コンポーネントを異方的にエッチン
グするような反応性イオンエッチング法を使用する技術
が好ましい。代表的な反応性イオンエッチング法は、含
フッ素エッチング化学種を用いる方法である。これらの
酸化物／ガラス層のエッチング方法は当業者に周知の方
法である。この接触窓開口部の寸法は、エッチング及び
リソグラフィーパターン化が許す限度内で小さくするこ
とができる。
【００３１】ビット線の金属若しくは金属複合層又は多
ケイ化物(polycide)複合層（例えば多ケイ化タングステ
ン）２６は、開口部側部の上方並びに上部にあるデバイ
ス露出域２４と絶縁層構造物４５の上方に沈着される。
この層は、例えば、化学蒸着又はスパッタリングにより
沈着される。この操作厚みは約２０００乃至１０，００
０オングストロームであり、好適厚みは約５０００乃至
７０００オングストームである。この層２６の厚みはコ
ンタクトホールの高さ及び断面に関係する。この金属層
の金属は、アルミニウム、アルミニウム−シリコン、ア
ルミニウム−シリコン−銅、多ケイ化物、導電性ドーピ
ング処理した多結晶シリコン、タングステン等にするこ
とができる。別法として、この金属層の下にバリヤ金属
層（図に示していない）を使用することもできる。
【００３２】コンデンサの有効面積は、電極の表面が粗
化されているため、単位平面面積当たりの電気容量を約
５０％増大させる。このため、ＯＮＯ誘電体を使用する
本明細書に記載したような単純なスタックコンデンサを
用いて、１６Ｍビット及び６４Ｍビット或いはそれ以上
のＤＲＡＭを製造することが可能である。これ以外の方
法で１６乃至６４ＭギットＤＲＡＭ用のコンデンサを製
造しようとすると、ＯＮＯを用いる３次元の複雑なコン
デンサ構造にしなければならないだろう。本発明を使用
すれば、誘電体材料として酸化タンタルを用いて２５６
Ｍビット乃至１ＧビットＤＲＡＭの製造が可能である。
【００３３】
【発明の効果】本発明の方法は卓越したセル接触ももた
らすものである。更に本発明の方法は簡単かつ効果的っ
である。
【００３４】以上、好適実施態様を引用して本発明を詳
しく説明してきたが、本発明の精神及び範囲から逸脱す
ることなく、形態及び詳部に各種変更が可能なることは
当業者の了解するところであろう。
【図面の簡単な説明】
【図１】先行技術の代表的ＤＲＡＭの概念的回路図であ
る。
【図２】本発明の一好適実施態様の概念的断面図であ
る。
【図３】本発明の一好適実施態様の概念的断面図であ
る。
【図４】粗化表面の形成方法を概念的に示す。
【図５】本発明の一好適実施態様の概念的断面図であ
る。
【符号の説明】
１０ トランジスタ １１ ゲート酸化物 １２ 多結晶シリコン層 １３ 酸化ケイ素層 １４ ワード線 １６ コンデンサ １８ プレート露出 ２０ 電極（ストレージノード） ２２ ソース／ドレイン域 ２３ 軽度Ｎ−ドーピング処理ドレイン ２４ デバイス露出域（ソース域） ２５ 軽度Ｎ−ドーピング処理ドレイン ２６ ビット線層 ２７ 誘電性スペーサ ２８ フィールドオキサイド ２９ マスキング薄層 ３０ 半導体基板 ３２ 第１多結晶シリコン層 ３３ 金属ケイ化物 ３４ 粗化された表面 ３６ 界面 ３８ 誘電性薄層 ４０ 第二多結晶シリコン層 ４５ 絶縁構造物

Claims (29)

    【特許請求の範囲】
  1. 【請求項１】 単結晶半導体基板上に粗化された表面コ
    ンデンサを製造する方法であって、 絶縁性基層と前記の基板を露出する接触開口部の全域に
    わたり個別に完成したＤＲＡＭ上に第一コンデンサ板を
    形成するため、第一の多結晶シリコン薄層を沈着させる
    こと；前記第一の多結晶シリコン層に半導体用の不純物
    をドーピングすること；前記第一層の表面全域にケイ化
    物を形成可能な金属の薄層を沈着させること；その結果
    得られる複合層を、ケイ化をもたらす温度で粒界よりも
    結晶粒と優先的に反応するケイ素化を生起させ且つ該表
    面上にシリコン結晶粒を成長させる程度に十分な時間に
    わたって加熱し、それにより粗化された表面を形成する
    こと；その結果得られる粗化された複合層から適当なエ
    ッチング剤を用いて該金属ケイ化物を除去すること；粗
    化された層の表面全域にコンデンサ誘電体層を形成する
    ため絶縁性薄層を沈着させること；及び第二コンデンサ
    板を形成するため前記の絶縁性薄層の全域に第二の多結
    晶シリコン層を沈着させること；からなることを特徴と
    する方法。
  2. 【請求項２】 前記の第一多結晶シリコン層に約１０18
    乃至１０21／ｃｍ3の濃度で不純物をドーピングする請
    求項１の方法。
  3. 【請求項３】 前記第一層を沈着させる際に、前記の不
    純物を前記第一層沈着用の反応物と組み合わせることに
    より前記不純物を前記第一層内に導入する請求項１の方
    法。
  4. 【請求項４】 イオン注入により前記不純物を前記第一
    層内に導入する請求項１の方法。
  5. 【請求項５】 前記の金属が耐火性金属であり、かつ、
    チタンである請求項１の方法。
  6. 【請求項６】 前記チタン層の厚みが約４００乃至２０
    ００オングストロームである請求項５の方法。
  7. 【請求項７】 チタンと多結晶シリコンとの複合層を約
    ５００乃至１０００℃の温度に加熱する請求項５の方
    法。
  8. 【請求項８】 前記の複合層を不活性雰囲気内で１０乃
    至１８０分の範囲の時間にわたって加熱する請求項７の
    方法。
  9. 【請求項９】 その結果得られる二ケイ化チタンの層を
    緩衝化したフッ化水素酸溶液で除去する請求項５の方
    法。
  10. 【請求項１０】 前記の金属がコバルトである請求項１
    の方法。
  11. 【請求項１１】 前記の金属がタングステンである請求
    項１の方法。
  12. 【請求項１２】 前記の絶縁性薄層の厚みが約３０乃至
    ２５０オングストロームである請求項１の方法。
  13. 【請求項１３】 絶縁性薄層が酸化ケイ素、窒化ケイ素
    及び酸化ケイ素の複合層である請求項１２の方法。
  14. 【請求項１４】 絶縁性薄層が少なくとも酸化タンタル
    を包含する請求項１２の方法。
  15. 【請求項１５】 前記の第二多結晶シリコン層の厚みが
    約５００乃至３０００オングストロームである請求項１
    ２の方法。
  16. 【請求項１６】 前記の粗化された表面コンデンサを電
    界効果トランジスタと組み合わせて製造して、高密度ダ
    イナミックランダムアクセスメモリーに適用する請求項
    １の方法。
  17. 【請求項１７】 前記の金属ケイ化物層を除去した後、
    前記の第一多結晶シリコン層を前記コンデンサの電極と
    してパターン化する請求項１の方法。
  18. 【請求項１８】粗化された表面を有する第一多結晶シリ
    コン電極層；但し、前記の粗化された表面は、それに粗
    さを与える結晶粒界が前記粗化表面に露出される前記第
    一多結晶シリコン層内に刻み目を有する；前記の粗化さ
    れた表面を被覆する誘電体薄層；前記の誘電体層を被覆
    する第二電極層；及び前記の第一電極及び第二電極を電
    気的に接続して前記のコンデンサを形成する手段；から
    なるスタックコンデンサ。
  19. 【請求項１９】 前記の第二電極が多結晶シリコンから
    構成される請求項１８のスタックコンデンサ。
  20. 【請求項２０】 前記の誘電体薄層が、総厚み約４０乃
    至１５０オングストロームのＯＮＯ層である請求項１８
    のスタックコンデンサ。
  21. 【請求項２１】 前記の誘電体薄層が酸化ケイ素である
    請求項１８のスタックコンデンサ。
  22. 【請求項２２】 前記の誘電体薄層が酸化タンタルを包
    含し、総厚みが約１５０乃至１０００オングストローム
    である請求項１８のスタックコンデンサ。
  23. 【請求項２３】 前記の酸化タンタルが五酸化タンタル
    である請求項２２のスタックコンデンサ。
  24. 【請求項２４】 前記の粗化表面コンデンサを電界効果
    トランジスタと組み合わせて製造して、高密度ダイナミ
    ックランダムアクセスメモリーに適用する請求項１８の
    方法。
  25. 【請求項２５】電界効果トランジスタ；及び粗化された
    表面を有する第一多結晶シリコン電極；但し前記の粗化
    された表面は、その粗さを前記の粗化表面に与える結晶
    粒界が前記の粗化表面に露出されている前記の第一多結
    晶シリコン層内に刻み目を有する；前記の粗化された表
    面を被覆する誘電体薄層；前記の誘電体層を被覆する第
    二電極層；及び前記の第一電極及び第二電極を電気的に
    接続して前記のコンデンサを形成する手段；を包含する
    スタックコンデンサ；からなるＤＲＡＭ集積回路セル。
  26. 【請求項２６】 前記の誘電体薄層が、総厚み約４０乃
    至１５０オングストロームのＯＮＯ層である請求項２５
    のスタックコンデンサ。
  27. 【請求項２７】 前記の誘電体薄層が酸化ケイ素である
    請求項２５のスタックコンデンサ。
  28. 【請求項２８】 前記の誘電体薄層が酸化タンタルを包
    含し、総厚みが約１５０乃至１０００オングストローム
    である請求項２５のスタックコンデンサ。
  29. 【請求項２９】 前記の酸化タンタルが五酸化タンタル
    である請求項２５のスタックコンデンサ。
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Families Citing this family (95)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5366917A (en) * 1990-03-20 1994-11-22 Nec Corporation Method for fabricating polycrystalline silicon having micro roughness on the surface
US5691249A (en) * 1990-03-20 1997-11-25 Nec Corporation Method for fabricating polycrystalline silicon having micro roughness on the surface
US5474949A (en) * 1992-01-27 1995-12-12 Matsushita Electric Industrial Co., Ltd. Method of fabricating capacitor or contact for semiconductor device by forming uneven oxide film and reacting silicon with metal containing gas
US5238862A (en) * 1992-03-18 1993-08-24 Micron Technology, Inc. Method of forming a stacked capacitor with striated electrode
US5245206A (en) * 1992-05-12 1993-09-14 International Business Machines Corporation Capacitors with roughened single crystal plates
US5240558A (en) * 1992-10-27 1993-08-31 Motorola, Inc. Method for forming a semiconductor device
US5266514A (en) * 1992-12-21 1993-11-30 Industrial Technology Research Institute Method for producing a roughened surface capacitor
US5840605A (en) * 1993-04-19 1998-11-24 Industrial Technology Research Institute Dual layer polysilicon capacitor node DRAM process
US5286677A (en) * 1993-05-07 1994-02-15 Industrial Technology Research Institute Method for etching improved contact openings to peripheral circuit regions of a dram integrated circuit
JPH0774268A (ja) * 1993-07-07 1995-03-17 Mitsubishi Electric Corp 半導体記憶装置およびその製造方法
US5521108A (en) * 1993-09-15 1996-05-28 Lsi Logic Corporation Process for making a conductive germanium/silicon member with a roughened surface thereon suitable for use in an integrated circuit structure
JP2727981B2 (ja) * 1993-12-27 1998-03-18 日本電気株式会社 凸凹アモルファスシリコン膜および凸凹ポリシリコン膜の形成方法
US5427974A (en) * 1994-03-18 1995-06-27 United Microelectronics Corporation Method for forming a capacitor in a DRAM cell using a rough overlayer of tungsten
US5492848A (en) * 1994-03-18 1996-02-20 United Microelectronics Corp. Stacked capacitor process using silicon nodules
US5482885A (en) * 1994-03-18 1996-01-09 United Microelectronics Corp. Method for forming most capacitor using poly spacer technique
US5482882A (en) * 1994-03-18 1996-01-09 United Microelectronics Corporation Method for forming most capacitor using polysilicon islands
US5512768A (en) * 1994-03-18 1996-04-30 United Microelectronics Corporation Capacitor for use in DRAM cell using surface oxidized silicon nodules
US5466627A (en) * 1994-03-18 1995-11-14 United Microelectronics Corporation Stacked capacitor process using BPSG precipitates
US5498558A (en) * 1994-05-06 1996-03-12 Lsi Logic Corporation Integrated circuit structure having floating electrode with discontinuous phase of metal silicide formed on a surface thereof and process for making same
US5702979A (en) * 1994-05-31 1997-12-30 Sgs-Thomson Microelectronics, Inc. Method of forming a landing pad structure in an integrated circuit
US5633196A (en) * 1994-05-31 1997-05-27 Sgs-Thomson Microelectronics, Inc. Method of forming a barrier and landing pad structure in an integrated circuit
US5956615A (en) * 1994-05-31 1999-09-21 Stmicroelectronics, Inc. Method of forming a metal contact to landing pad structure in an integrated circuit
US5945738A (en) * 1994-05-31 1999-08-31 Stmicroelectronics, Inc. Dual landing pad structure in an integrated circuit
US5418180A (en) * 1994-06-14 1995-05-23 Micron Semiconductor, Inc. Process for fabricating storage capacitor structures using CVD tin on hemispherical grain silicon
US5451537A (en) * 1994-08-12 1995-09-19 Industrial Technology Research Institute Method of forming a DRAM stack capacitor with ladder storage node
US5858838A (en) * 1998-02-23 1999-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method for increasing DRAM capacitance via use of a roughened surface bottom capacitor plate
US5508542A (en) * 1994-10-28 1996-04-16 International Business Machines Corporation Porous silicon trench and capacitor structures
JP2697645B2 (ja) * 1994-10-31 1998-01-14 日本電気株式会社 半導体装置の製造方法
JP4156044B2 (ja) * 1994-12-22 2008-09-24 エスティーマイクロエレクトロニクス，インコーポレイテッド 集積回路におけるランディングパッド構成体の製造方法
US5705427A (en) * 1994-12-22 1998-01-06 Sgs-Thomson Microelectronics, Inc. Method of forming a landing pad structure in an integrated circuit
US5877063A (en) * 1995-07-17 1999-03-02 Micron Technology, Inc. Method of forming rough polysilicon surfaces
US6083849A (en) 1995-11-13 2000-07-04 Micron Technology, Inc. Methods of forming hemispherical grain polysilicon
US5719071A (en) * 1995-12-22 1998-02-17 Sgs-Thomson Microelectronics, Inc. Method of forming a landing pad sturcture in an integrated circuit
US6015986A (en) * 1995-12-22 2000-01-18 Micron Technology, Inc. Rugged metal electrodes for metal-insulator-metal capacitors
JP3105788B2 (ja) * 1996-07-15 2000-11-06 日本電気株式会社 半導体装置の製造方法
US5851898A (en) * 1996-08-23 1998-12-22 Mosel Vitelic, Inc. Method of forming stacked capacitor having corrugated side-wall structure
US5902124A (en) * 1997-05-28 1999-05-11 United Microelectronics Corporation DRAM process
US6249019B1 (en) 1997-06-27 2001-06-19 Micron Technology, Inc. Container capacitor with increased surface area and method for making same
US6150687A (en) 1997-07-08 2000-11-21 Micron Technology, Inc. Memory cell having a vertical transistor with buried source/drain and dual gates
US5973356A (en) * 1997-07-08 1999-10-26 Micron Technology, Inc. Ultra high density flash memory
US6072209A (en) * 1997-07-08 2000-06-06 Micro Technology, Inc. Four F2 folded bit line DRAM cell structure having buried bit and word lines
US5909618A (en) 1997-07-08 1999-06-01 Micron Technology, Inc. Method of making memory cell with vertical transistor and buried word and body lines
US6191470B1 (en) 1997-07-08 2001-02-20 Micron Technology, Inc. Semiconductor-on-insulator memory cell with buried word and body lines
US5936274A (en) * 1997-07-08 1999-08-10 Micron Technology, Inc. High density flash memory
US6033967A (en) * 1997-07-21 2000-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Method for increasing capacitance in DRAM capacitors and devices formed
US5907170A (en) * 1997-10-06 1999-05-25 Micron Technology, Inc. Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor
US6066869A (en) * 1997-10-06 2000-05-23 Micron Technology, Inc. Circuit and method for a folded bit line memory cell with vertical transistor and trench capacitor
US6528837B2 (en) 1997-10-06 2003-03-04 Micron Technology, Inc. Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor
US5914511A (en) * 1997-10-06 1999-06-22 Micron Technology, Inc. Circuit and method for a folded bit line memory using trench plate capacitor cells with body bias contacts
SE9704209L (sv) * 1997-11-17 1999-05-18 Ericsson Telefon Ab L M Halvledarkomponenter och tillverkningsförfarande för halvledarkomponenter
US6025225A (en) * 1998-01-22 2000-02-15 Micron Technology, Inc. Circuits with a trench capacitor having micro-roughened semiconductor surfaces and methods for forming the same
US6143617A (en) * 1998-02-23 2000-11-07 Taiwan Semiconductor Manufacturing Company Composite capacitor electrode for a DRAM cell
US6242775B1 (en) 1998-02-24 2001-06-05 Micron Technology, Inc. Circuits and methods using vertical complementary transistors
US6304483B1 (en) 1998-02-24 2001-10-16 Micron Technology, Inc. Circuits and methods for a static random access memory using vertical transistors
US5963469A (en) * 1998-02-24 1999-10-05 Micron Technology, Inc. Vertical bipolar read access for low voltage memory cell
US6246083B1 (en) 1998-02-24 2001-06-12 Micron Technology, Inc. Vertical gain cell and array for a dynamic random access memory
US6124729A (en) * 1998-02-27 2000-09-26 Micron Technology, Inc. Field programmable logic arrays with vertical transistors
US5991225A (en) 1998-02-27 1999-11-23 Micron Technology, Inc. Programmable memory address decode array with vertical transistors
US6043527A (en) * 1998-04-14 2000-03-28 Micron Technology, Inc. Circuits and methods for a memory cell with a trench plate trench capacitor and a vertical bipolar read device
KR100329614B1 (ko) * 1998-06-29 2002-08-21 주식회사 하이닉스반도체 반도체소자의캐패시터형성방법
US6134175A (en) 1998-08-04 2000-10-17 Micron Technology, Inc. Memory address decode array with vertical transistors
US6208164B1 (en) 1998-08-04 2001-03-27 Micron Technology, Inc. Programmable logic array with vertical transistors
US6093623A (en) 1998-08-04 2000-07-25 Micron Technology, Inc. Methods for making silicon-on-insulator structures
US6022775A (en) * 1998-08-17 2000-02-08 Taiwan Semiconductor Manufacturing Company High effective area capacitor for high density DRAM circuits using silicide agglomeration
US6004857A (en) * 1998-09-17 1999-12-21 Taiwan Semiconductor Manufacturing Company Method to increase DRAM capacitor via rough surface storage node plate
EP0996159A1 (en) * 1998-10-12 2000-04-26 STMicroelectronics S.r.l. Integrated circuit structure comprising capacitor and corresponding manufacturing process
US6423613B1 (en) 1998-11-10 2002-07-23 Micron Technology, Inc. Low temperature silicon wafer bond process with bulk material bond strength
JP2000208728A (ja) * 1999-01-18 2000-07-28 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6358793B1 (en) * 1999-02-26 2002-03-19 Micron Technology, Inc. Method for localized masking for semiconductor structure development
KR100333379B1 (ko) * 1999-06-23 2002-04-18 박종섭 반도체 소자의 제조방법
KR100316027B1 (ko) 1999-12-28 2001-12-20 박종섭 반도체 소자의 전하저장 전극 형성방법
US6498088B1 (en) 2000-11-09 2002-12-24 Micron Technology, Inc. Stacked local interconnect structure and method of fabricating same
US6531727B2 (en) * 2001-02-09 2003-03-11 Micron Technology, Inc. Open bit line DRAM with ultra thin body transistors
US6559491B2 (en) * 2001-02-09 2003-05-06 Micron Technology, Inc. Folded bit line DRAM with ultra thin body transistors
US6424001B1 (en) * 2001-02-09 2002-07-23 Micron Technology, Inc. Flash memory with ultra thin vertical body transistors
US6496034B2 (en) * 2001-02-09 2002-12-17 Micron Technology, Inc. Programmable logic arrays with ultra thin body transistors
US6566682B2 (en) * 2001-02-09 2003-05-20 Micron Technology, Inc. Programmable memory address and decode circuits with ultra thin vertical body transistors
US6852167B2 (en) 2001-03-01 2005-02-08 Micron Technology, Inc. Methods, systems, and apparatus for uniform chemical-vapor depositions
US6456482B1 (en) * 2001-09-05 2002-09-24 Taiwan Semiconductor Manufacturing Co., Ltd Microelectronic capacitor with capacitor plate layer formed of tungsten rich tungsten oxide material
JP2003142607A (ja) * 2001-11-07 2003-05-16 Mitsubishi Electric Corp 容量素子及びその製造方法、半導体メモリ及びその製造方法
US7589029B2 (en) 2002-05-02 2009-09-15 Micron Technology, Inc. Atomic layer deposition and conversion
US7160577B2 (en) 2002-05-02 2007-01-09 Micron Technology, Inc. Methods for atomic-layer deposition of aluminum oxides in integrated circuits
JP2004193245A (ja) * 2002-12-10 2004-07-08 Elpida Memory Inc 半導体記憶装置
US7098103B2 (en) * 2004-03-12 2006-08-29 Intersil Americas, Inc. Method and structure for non-single-polycrystalline capacitor in an integrated circuit
TWI255502B (en) * 2005-01-19 2006-05-21 Promos Technologies Inc Method for preparing structure with high aspect ratio
US7927948B2 (en) 2005-07-20 2011-04-19 Micron Technology, Inc. Devices with nanocrystals and methods of formation
US9105492B2 (en) 2012-05-08 2015-08-11 LuxVue Technology Corporation Compliant micro device transfer head
US9034754B2 (en) 2012-05-25 2015-05-19 LuxVue Technology Corporation Method of forming a micro device transfer head with silicon electrode
US8569115B1 (en) 2012-07-06 2013-10-29 LuxVue Technology Corporation Method of forming a compliant bipolar micro device transfer head with silicon electrodes
US8415768B1 (en) 2012-07-06 2013-04-09 LuxVue Technology Corporation Compliant monopolar micro device transfer head with silicon electrode
US8791530B2 (en) 2012-09-06 2014-07-29 LuxVue Technology Corporation Compliant micro device transfer head with integrated electrode leads
US9236815B2 (en) 2012-12-10 2016-01-12 LuxVue Technology Corporation Compliant micro device transfer head array with metal electrodes
US9255001B2 (en) 2012-12-10 2016-02-09 LuxVue Technology Corporation Micro device transfer head array with metal electrodes
WO2014201187A2 (en) 2013-06-12 2014-12-18 Rohinni, Inc. Keyboard backlighting with deposited light-generating sources
EP3408728A4 (en) 2016-01-15 2019-03-13 Rohinni, LLC DEVICE AND METHOD FOR REAR LIGHTING THROUGH A COVER ON THE DEVICE

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04196162A (ja) * 1990-11-26 1992-07-15 Oki Electric Ind Co Ltd 半導体装置の製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH023557A (ja) * 1988-03-30 1990-01-09 Mitsuboshi Belting Ltd トラックライナー
JPH0265267A (ja) * 1988-08-31 1990-03-05 Nec Corp 混成集積回路装置
US5043780A (en) * 1990-01-03 1991-08-27 Micron Technology, Inc. DRAM cell having a texturized polysilicon lower capacitor plate for increased capacitance
US5049517A (en) * 1990-11-07 1991-09-17 Micron Technology, Inc. Method for formation of a stacked capacitor

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04196162A (ja) * 1990-11-26 1992-07-15 Oki Electric Ind Co Ltd 半導体装置の製造方法

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JP2843704B2 (ja) 1999-01-06
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