JPH05236295A - Ｍｕｓｅ信号のフレーム同期処理回路 - Google Patents
Ｍｕｓｅ信号のフレーム同期処理回路Info
- Publication number
- JPH05236295A JPH05236295A JP4036109A JP3610992A JPH05236295A JP H05236295 A JPH05236295 A JP H05236295A JP 4036109 A JP4036109 A JP 4036109A JP 3610992 A JP3610992 A JP 3610992A JP H05236295 A JPH05236295 A JP H05236295A
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- JP
- Japan
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- pulse
- frame
- signal
- output
- clock
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Abstract
(57)【要約】
【目的】 チャンネル切替え時におけるフレーム同期を
速やかに行う。 【構成】 ＭＵＳＥ信号のフレーム同期処理回路におい
て、チャンネル切替えをトリガとして出力されるパルス
ｆと、フレームパルス検出部６の出力等をそれぞれ入力
とするゲート回路を設け、チャンネル切替えの際、前記
パルスｆにより次に検出された外部フレームパルスａに
て、内部フレームパルス生成部７をリセットすると共
に、ＰＬＬ部９をリセットして初期化し、速やかに指定
チャンネルのＭＵＳＥ信号に同期する。
速やかに行う。 【構成】 ＭＵＳＥ信号のフレーム同期処理回路におい
て、チャンネル切替えをトリガとして出力されるパルス
ｆと、フレームパルス検出部６の出力等をそれぞれ入力
とするゲート回路を設け、チャンネル切替えの際、前記
パルスｆにより次に検出された外部フレームパルスａに
て、内部フレームパルス生成部７をリセットすると共
に、ＰＬＬ部９をリセットして初期化し、速やかに指定
チャンネルのＭＵＳＥ信号に同期する。
Description
【０００１】
【産業上の利用分野】本発明はＭＵＳＥ（multiple sub
-Nyquist sampling encoding) 信号処理回路に係わり、
チャンネル切替時におけるフレーム同期およびＰＬＬ回
路の制御に関する。
-Nyquist sampling encoding) 信号処理回路に係わり、
チャンネル切替時におけるフレーム同期およびＰＬＬ回
路の制御に関する。
【０００２】
【従来の技術】ハイビジョン放送でのＭＵＳＥ方式にお
いては、各フレームの１番目と２番目の２ラインにフレ
ーム同期用のパルスが重畳され、この電圧波形からフレ
ームパルスを検出している。一方、装置内部には１フレ
ームを計数するカウンタを有し、１フレームごとにフレ
ームパルスを内部で生成して装置のフレーム同期を行っ
ている。この検出のフレームパルスと内部フレームパル
スとは適宜比較され、例えば、連続して８回不一致のと
きは同期外れと見なされ、検出のフレームパルスにて前
記カウンタをリセットして同期状態に戻すように動作す
る。以下、図４を参照しながら、上述した従来のＭＵＳ
Ｅ信号のフレーム同期処理回路の一例について説明す
る。図４、（Ｂ）はＭＵＳＵ信号の各フレームの１番目
と２番目の２ラインに重畳されたフレーム同期用のパル
スの電圧波形で、２番目のラインの図示した点をフレー
ムパルス点と呼び、フレーム同期の基準点としている。
図４、（Ａ）において、６はフレームパルス検出部で、
前記２ライン間の相関及び連続する４クロック間の相関
を求め、その結果に基づきフレームパルス点を検出し、
外部フレームパルスａを出力する。７はカウンタで構成
された内部フレームパルス生成部で、１フレームの周期
（４８０ＣＫ×１１２５ライン、ＣＫ：16.2ＭHz）を計
数し、１フレームごとに内部フレームパルスｂを出力す
る。８は外部フレームパルスａと内部フレームパルスｂ
とのタイミングを比較する３ビットカウンタ等で構成さ
れた比較器、９はリサンプルクロック等所要のクロック
パルスを出力する水平位相同期用のＰＬＬ部、10は４フ
レーム周期を計数しＰＬＬ部９にリセットパルスを出力
するカウンタである。いま、外部フレームパルスａと内
部フレームパルスｂとが８回連続して不一致のとき、比
較器８はリセット信号として外部フレームパルスａを内
部フレームパルス生成部７、ＰＬＬ部９及びカウンタ10
に出力する。従って、新たに検出されたフレームパルス
点にて内部フレームパルス生成部７は１フレームの計数
を始め、同時にＰＬＬ部９も初期化され、ループフィル
タ係数は広帯域モードに設定され同期引込み動作に入
る。４フレームの後、カウンタ10はリセット信号を出力
し、ＰＬＬ部９のループフィルタ係数は狭帯域モードに
再設定され完全な同期状態に入る。以上説明したよう
に、同期が外れてから完全に同期状態に入るには12フレ
ームの時間を要する。
いては、各フレームの１番目と２番目の２ラインにフレ
ーム同期用のパルスが重畳され、この電圧波形からフレ
ームパルスを検出している。一方、装置内部には１フレ
ームを計数するカウンタを有し、１フレームごとにフレ
ームパルスを内部で生成して装置のフレーム同期を行っ
ている。この検出のフレームパルスと内部フレームパル
スとは適宜比較され、例えば、連続して８回不一致のと
きは同期外れと見なされ、検出のフレームパルスにて前
記カウンタをリセットして同期状態に戻すように動作す
る。以下、図４を参照しながら、上述した従来のＭＵＳ
Ｅ信号のフレーム同期処理回路の一例について説明す
る。図４、（Ｂ）はＭＵＳＵ信号の各フレームの１番目
と２番目の２ラインに重畳されたフレーム同期用のパル
スの電圧波形で、２番目のラインの図示した点をフレー
ムパルス点と呼び、フレーム同期の基準点としている。
図４、（Ａ）において、６はフレームパルス検出部で、
前記２ライン間の相関及び連続する４クロック間の相関
を求め、その結果に基づきフレームパルス点を検出し、
外部フレームパルスａを出力する。７はカウンタで構成
された内部フレームパルス生成部で、１フレームの周期
（４８０ＣＫ×１１２５ライン、ＣＫ：16.2ＭHz）を計
数し、１フレームごとに内部フレームパルスｂを出力す
る。８は外部フレームパルスａと内部フレームパルスｂ
とのタイミングを比較する３ビットカウンタ等で構成さ
れた比較器、９はリサンプルクロック等所要のクロック
パルスを出力する水平位相同期用のＰＬＬ部、10は４フ
レーム周期を計数しＰＬＬ部９にリセットパルスを出力
するカウンタである。いま、外部フレームパルスａと内
部フレームパルスｂとが８回連続して不一致のとき、比
較器８はリセット信号として外部フレームパルスａを内
部フレームパルス生成部７、ＰＬＬ部９及びカウンタ10
に出力する。従って、新たに検出されたフレームパルス
点にて内部フレームパルス生成部７は１フレームの計数
を始め、同時にＰＬＬ部９も初期化され、ループフィル
タ係数は広帯域モードに設定され同期引込み動作に入
る。４フレームの後、カウンタ10はリセット信号を出力
し、ＰＬＬ部９のループフィルタ係数は狭帯域モードに
再設定され完全な同期状態に入る。以上説明したよう
に、同期が外れてから完全に同期状態に入るには12フレ
ームの時間を要する。
【０００３】いま、複数のハイビジョン番組のチャンネ
ル切替操作をする場合、互いに同期関係の異なるＭＵＳ
Ｅ信号であるにもかかわらず、上述のフレームパルス検
出のシーケンスによれば、最初の８フレームはノイズ等
による不確定な信号として外部・内部のフレームパルス
の比較を続け、次に入力のフレームパルス点により同期
引込み動作に入る。従って、チャンネル切替の場合であ
っても、完全に同期状態に入るには12フレームの時間を
要するという問題点があった。
ル切替操作をする場合、互いに同期関係の異なるＭＵＳ
Ｅ信号であるにもかかわらず、上述のフレームパルス検
出のシーケンスによれば、最初の８フレームはノイズ等
による不確定な信号として外部・内部のフレームパルス
の比較を続け、次に入力のフレームパルス点により同期
引込み動作に入る。従って、チャンネル切替の場合であ
っても、完全に同期状態に入るには12フレームの時間を
要するという問題点があった。
【０００４】
【発明が解決しようとする課題】本発明はこのような点
に鑑みなされたもので、チャンネル切替えの際、ただち
に次の外部検出フレームパルス点により内部フレームパ
ルス生成部をリセットすると共にＰＬＬ部をリセットし
て初期化し、速やかに指定チャンネルのＭＵＳＥ信号に
同期するようにしたフレーム同期処理回路を提供するも
のである。
に鑑みなされたもので、チャンネル切替えの際、ただち
に次の外部検出フレームパルス点により内部フレームパ
ルス生成部をリセットすると共にＰＬＬ部をリセットし
て初期化し、速やかに指定チャンネルのＭＵＳＥ信号に
同期するようにしたフレーム同期処理回路を提供するも
のである。
【０００５】
【課題を解決するための手段】本発明は上述の課題を解
決するため、ＭＵＳＥ信号よりフレームパルス点を検出
するフレームパルス検出部と、１フレーム周期を計数し
て１フレームごとに内部フレームパルスを生成する内部
フレームパルス生成部と、前記フレームパルス検出部よ
りのフレームパルスと前記内部フレームパルス生成部よ
りのパルスとを比較し、連続して所定回数不一致のとき
信号を出力するカウンタと、同カウンタの出力により制
御され、リサンプルクロック等所要のクロックパルスを
出力する水平位相同期用のＰＬＬ部とからなるＭＵＳＥ
信号のフレーム同期処理回路において、チャンネル切替
え信号をトリガとして所定パルスを発生するパルス生成
部と、同パルス生成部の出力と前記カウンタの出力と前
記フレームパルス検出部の出力とをそれぞれ入力とする
ゲート回路とを設け、前記パルス生成部又は前記カウン
タよりの出力信号に基づき、前記フレームパルス検出部
の出力パルスにより前記内部フレームパルス生成部をリ
セットすると共に前記ＰＬＬ部を初期化するように構成
したＭＵＳＥ信号のフレーム同期処理回路を提供するも
のである。
決するため、ＭＵＳＥ信号よりフレームパルス点を検出
するフレームパルス検出部と、１フレーム周期を計数し
て１フレームごとに内部フレームパルスを生成する内部
フレームパルス生成部と、前記フレームパルス検出部よ
りのフレームパルスと前記内部フレームパルス生成部よ
りのパルスとを比較し、連続して所定回数不一致のとき
信号を出力するカウンタと、同カウンタの出力により制
御され、リサンプルクロック等所要のクロックパルスを
出力する水平位相同期用のＰＬＬ部とからなるＭＵＳＥ
信号のフレーム同期処理回路において、チャンネル切替
え信号をトリガとして所定パルスを発生するパルス生成
部と、同パルス生成部の出力と前記カウンタの出力と前
記フレームパルス検出部の出力とをそれぞれ入力とする
ゲート回路とを設け、前記パルス生成部又は前記カウン
タよりの出力信号に基づき、前記フレームパルス検出部
の出力パルスにより前記内部フレームパルス生成部をリ
セットすると共に前記ＰＬＬ部を初期化するように構成
したＭＵＳＥ信号のフレーム同期処理回路を提供するも
のである。
【０００６】
【作用】以上のように構成したので、本発明によるＭＵ
ＳＥ信号のフレーム同期処理回路においては、チャンネ
ル切替えをトリガとするパルス生成部の出力とフレーム
パルス検出部の出力等をそれぞれ入力とするゲート回路
を備え、チャンネル切替えの際、前記パルス生成部より
の出力に基づき、次に検出されたフレームパルス検出部
の出力パルスにより、内部フレームパルス生成部をリセ
ットすると共にＰＬＬ部をリセットして初期化し、速や
かに指定チャンネルのＭＵＳＥ信号に同期する。
ＳＥ信号のフレーム同期処理回路においては、チャンネ
ル切替えをトリガとするパルス生成部の出力とフレーム
パルス検出部の出力等をそれぞれ入力とするゲート回路
を備え、チャンネル切替えの際、前記パルス生成部より
の出力に基づき、次に検出されたフレームパルス検出部
の出力パルスにより、内部フレームパルス生成部をリセ
ットすると共にＰＬＬ部をリセットして初期化し、速や
かに指定チャンネルのＭＵＳＥ信号に同期する。
【０００７】
【実施例】以下、図面に基づいて本発明によるＭＵＳＥ
信号のフレーム同期処理回路の実施例を詳細に説明す
る。図１は本発明によるＭＵＳＥ信号のフレーム同期処
理回路の一実施例を示す要部ブロック図、図２は本回路
の動作を示すタイムチャートである。なお、図中、図４
と同一部分には同一符号を付し重複説明を省略する。図
１において、１は外部フレームパルスａと内部フレーム
パルスｂとを入力とするゲートで、出力ｃには入力のパ
ルスａ、ｂの一致によりパルスを出力する。２は３ビッ
トカウンタで、クロック入力端子には内部フレームパル
スｂ、リセット端子にはゲート１の出力ｃが接続され、
出力ｃよりのリセットパルスが無いときは、８回の内部
フレームパルスｂにてカウントアップして出力信号ｅは
「Ｈ」レベルになる。３はパルス生成回路で、チャンネ
ル切替操作に応動して入力される切替信号ｄに基づき、
少なくとも１フレーム周期の時間幅を有するパルスｆを
出力する。４はＯＲゲートで、信号ｅとパルスｆを入力
とし、出力ｇには入力信号の何れかを出力する。すなは
ち、出力ｇは、外部フレームパルスａと内部フレームパ
ルスｂが８回連続して不一致のときの信号ｅ、又はチャ
ンネル切替操作時のパルスｆの何れかを出力する。同出
力ｇと外部フレームパルスａを入力とするゲート５は、
出力ｇが「Ｈ」レベルのとき、すなわち、信号ｅ又はパ
ルスｆにより、外部フレームパルスａを出力し、内部フ
レームパルス生成部７、２ビットカウンタ10及びＰＬＬ
部９をそれぞれリセットする。
信号のフレーム同期処理回路の実施例を詳細に説明す
る。図１は本発明によるＭＵＳＥ信号のフレーム同期処
理回路の一実施例を示す要部ブロック図、図２は本回路
の動作を示すタイムチャートである。なお、図中、図４
と同一部分には同一符号を付し重複説明を省略する。図
１において、１は外部フレームパルスａと内部フレーム
パルスｂとを入力とするゲートで、出力ｃには入力のパ
ルスａ、ｂの一致によりパルスを出力する。２は３ビッ
トカウンタで、クロック入力端子には内部フレームパル
スｂ、リセット端子にはゲート１の出力ｃが接続され、
出力ｃよりのリセットパルスが無いときは、８回の内部
フレームパルスｂにてカウントアップして出力信号ｅは
「Ｈ」レベルになる。３はパルス生成回路で、チャンネ
ル切替操作に応動して入力される切替信号ｄに基づき、
少なくとも１フレーム周期の時間幅を有するパルスｆを
出力する。４はＯＲゲートで、信号ｅとパルスｆを入力
とし、出力ｇには入力信号の何れかを出力する。すなは
ち、出力ｇは、外部フレームパルスａと内部フレームパ
ルスｂが８回連続して不一致のときの信号ｅ、又はチャ
ンネル切替操作時のパルスｆの何れかを出力する。同出
力ｇと外部フレームパルスａを入力とするゲート５は、
出力ｇが「Ｈ」レベルのとき、すなわち、信号ｅ又はパ
ルスｆにより、外部フレームパルスａを出力し、内部フ
レームパルス生成部７、２ビットカウンタ10及びＰＬＬ
部９をそれぞれリセットする。
【０００８】次に、本発明によるＭＵＳＥ信号のフレー
ム同期処理回路の動作を図２を参照しながら説明する。
まず、定常動作状態においては、外部フレームパルスａ
と内部フレームパルスｂとは同期関係にあり、ゲート１
の出力ｃは各フレームごとにリセットパルスを出力して
３ビットカウンタ２をリセットし、また、チャンネル切
替操作がなければ、結果としてゲート５の出力ｈにはリ
セットパルスは出力されない。従って、内部フレームパ
ルスｂによる同期、すなわち、定常動作を続ける。次
に、チャンネル切替操作をすると、パルス生成回路３に
は切替信号ｄが入力され、パルスｆを出力する。この結
果、ＯＲゲート４の出力ｇにはパルスｆが出力され、ゲ
ート５の出力ｈには次の外部フレームパルスａが出力さ
れ、内部フレームパルス生成部７、２ビットカウンタ10
及びＰＬＬ部９をそれぞれリセットする。すなわち、指
定したチャンネルのＭＵＳＥ信号よりの外部フレームパ
ルス点に基づく同期動作にはいる。次に、同期外れにな
った場合、外部フレームパルスａと内部フレームパルス
ｂとの連続８回の不一致により３ビットカウンタ２の出
力ｅは「Ｈ」レベル、従ってＯＲゲート４の出力ｇも
「Ｈ」レベルになり、ゲート５の出力ｈには次の外部フ
レームパルスａが出力され、内部フレームパルス生成部
７、２ビットカウンタ10及びＰＬＬ部９をそれぞれリセ
ットし、外部フレームパルス点に基づく同期状態に戻
る。
ム同期処理回路の動作を図２を参照しながら説明する。
まず、定常動作状態においては、外部フレームパルスａ
と内部フレームパルスｂとは同期関係にあり、ゲート１
の出力ｃは各フレームごとにリセットパルスを出力して
３ビットカウンタ２をリセットし、また、チャンネル切
替操作がなければ、結果としてゲート５の出力ｈにはリ
セットパルスは出力されない。従って、内部フレームパ
ルスｂによる同期、すなわち、定常動作を続ける。次
に、チャンネル切替操作をすると、パルス生成回路３に
は切替信号ｄが入力され、パルスｆを出力する。この結
果、ＯＲゲート４の出力ｇにはパルスｆが出力され、ゲ
ート５の出力ｈには次の外部フレームパルスａが出力さ
れ、内部フレームパルス生成部７、２ビットカウンタ10
及びＰＬＬ部９をそれぞれリセットする。すなわち、指
定したチャンネルのＭＵＳＥ信号よりの外部フレームパ
ルス点に基づく同期動作にはいる。次に、同期外れにな
った場合、外部フレームパルスａと内部フレームパルス
ｂとの連続８回の不一致により３ビットカウンタ２の出
力ｅは「Ｈ」レベル、従ってＯＲゲート４の出力ｇも
「Ｈ」レベルになり、ゲート５の出力ｈには次の外部フ
レームパルスａが出力され、内部フレームパルス生成部
７、２ビットカウンタ10及びＰＬＬ部９をそれぞれリセ
ットし、外部フレームパルス点に基づく同期状態に戻
る。
【０００９】図３は本発明によるＭＵＳＥ信号のフレー
ム同期処理回路の他の実施例を示す要部ブロック図であ
る。フレームパルス検出部、内部フレームパルス生成
部、カウンタ等のフレーム同期処理ブロックを集積化し
た専用ＬＳＩを用いている場合においては、チャンネル
切替操作の際、専用ＬＳＩを駆動するクロックを高速化
したクロックに切替えることにより、指定チャンネルの
ＭＵＳＥ信号に同期する所要時間を短縮することができ
る。図において、11はチャンネル切替信号により所定パ
ルスを生成するパルス生成回路、12は２種類のクロック
１とクロック２とを切替えるクロック切替回路、13はＬ
ＳＩである。いま、定常動作におけるクロック（クロッ
ク１）の周波数を、例えば、16.2MHz とし、高速化した
クロック（クロック２）の周波数を、例えば６倍の97.2
MHz に設定し、パルス生成回路11よりのパルス幅を６分
の８フレーム周期に設定する。チャンネル切替操作の
際、パルス生成回路11よりのパルスにてパルス切替回路
を駆動してクロック１をクロック２の切替えるようにす
れば、従来の回路の場合に比較して略６分の１の所要時
間で、指定チャンネルのＭＵＳＥ信号より検出した外部
フレームパルス点に基づく同期引込み動作に入ることが
できる。
ム同期処理回路の他の実施例を示す要部ブロック図であ
る。フレームパルス検出部、内部フレームパルス生成
部、カウンタ等のフレーム同期処理ブロックを集積化し
た専用ＬＳＩを用いている場合においては、チャンネル
切替操作の際、専用ＬＳＩを駆動するクロックを高速化
したクロックに切替えることにより、指定チャンネルの
ＭＵＳＥ信号に同期する所要時間を短縮することができ
る。図において、11はチャンネル切替信号により所定パ
ルスを生成するパルス生成回路、12は２種類のクロック
１とクロック２とを切替えるクロック切替回路、13はＬ
ＳＩである。いま、定常動作におけるクロック（クロッ
ク１）の周波数を、例えば、16.2MHz とし、高速化した
クロック（クロック２）の周波数を、例えば６倍の97.2
MHz に設定し、パルス生成回路11よりのパルス幅を６分
の８フレーム周期に設定する。チャンネル切替操作の
際、パルス生成回路11よりのパルスにてパルス切替回路
を駆動してクロック１をクロック２の切替えるようにす
れば、従来の回路の場合に比較して略６分の１の所要時
間で、指定チャンネルのＭＵＳＥ信号より検出した外部
フレームパルス点に基づく同期引込み動作に入ることが
できる。
【００１０】
【発明の効果】以上に説明したように、本発明によるＭ
ＵＳＥ信号のフレーム同期処理回路においては、チャン
ネル切替えの際、次に入力される外部検出のフレームパ
ルスにより内部フレームパルス生成部をリセットすると
共にＰＬＬ部をリセットして初期化し、指定チャンネル
のＭＵＳＥ信号に同期するようにした。従って、同期の
ための所要時間を大幅に短縮することができる。また、
フレーム同期処理ブロックがＬＳＩ化されている場合
は、ＬＳＩを駆動するクロックを高速化することで同期
のための所要時間を短縮することができる。
ＵＳＥ信号のフレーム同期処理回路においては、チャン
ネル切替えの際、次に入力される外部検出のフレームパ
ルスにより内部フレームパルス生成部をリセットすると
共にＰＬＬ部をリセットして初期化し、指定チャンネル
のＭＵＳＥ信号に同期するようにした。従って、同期の
ための所要時間を大幅に短縮することができる。また、
フレーム同期処理ブロックがＬＳＩ化されている場合
は、ＬＳＩを駆動するクロックを高速化することで同期
のための所要時間を短縮することができる。
【図１】本発明によるＭＵＳＥ信号のフレーム同期処理
回路の一実施例を示す要部ブロック図である。
回路の一実施例を示す要部ブロック図である。
【図２】本発明によるＭＵＳＥ信号のフレーム同期処理
回路の動作を説明するためのタイムチャートである。
回路の動作を説明するためのタイムチャートである。
【図３】本発明によるＭＵＳＥ信号のフレーム同期処理
回路の他の実施例を示す要部ブロック図である。
回路の他の実施例を示す要部ブロック図である。
【図４】（Ａ）は従来のＭＵＳＥ信号のフレーム同期処
理回路の一実施例を示す要部ブロック図、（Ｂ）はＭＵ
ＳＥ信号に重畳されている垂直同期用のフレームパルス
の電圧波形のタイムチャートである。
理回路の一実施例を示す要部ブロック図、（Ｂ）はＭＵ
ＳＥ信号に重畳されている垂直同期用のフレームパルス
の電圧波形のタイムチャートである。
１ ゲート ２ ３ビットカウンタ ３ パルス生成部 ４ ＯＲゲート ５ ゲート ６ フレームパルス検出部 ７ 内部フレームパルス生成部 ８ ３ビットカウンタ ９ ＰＬＬ部 10 ２ビットカウンタ 11 パルス生成回路 12 クロック切替回路 13 ＬＳＩ
Claims (2)
- 【請求項１】 ＭＵＳＥ信号よりフレームパルス点を検
出するフレームパルス検出部と、１フレーム周期を計数
して１フレームごとに内部フレームパルスを生成する内
部フレームパルス生成部と、前記フレームパルス検出部
よりのフレームパルスと前記内部フレームパルス生成部
よりのパルスとを比較し、連続して所定回数不一致のと
き信号を出力するカウンタと、同カウンタの出力により
制御され、リサンプルクロック等所要のクロックパルス
を出力する水平位相同期用のＰＬＬ部とからなるＭＵＳ
Ｅ信号のフレーム同期処理回路において、チャンネル切
替え信号をトリガとして所定パルスを発生するパルス生
成部と、同パルス生成部の出力と前記カウンタの出力と
前記フレームパルス検出部の出力とをそれぞれ入力とす
るゲート回路とを設け、前記パルス生成部又は前記カウ
ンタよりの出力信号に基づき、前記フレームパルス検出
部の出力パルスにより前記内部フレームパルス生成部を
リセットすると共に前記ＰＬＬ部を初期化するように構
成したことを特徴とするＭＵＳＥ信号のフレーム同期処
理回路。 - 【請求項２】 前記フレームパルス検出部、内部フレー
ムパルス生成部、カウンタ等を集積化した専用ＬＳＩを
用いてなるＭＵＳＥ信号のフレーム同期処理回路におい
て、チャンネル切替操作による信号をトリガとして所定
パルスを生成するパルス生成回路と、前記ＬＳＩを駆動
するクロックパルスを前記パルス生成回路よりのパルス
にて切替えるクロック切替回路とを設け、同クロック切
替回路により前記ＬＳＩを駆動するクロックを高速化し
た周波数のクロックに切替えて、チャンネル切替時のＭ
ＵＳＥ信号に同期する所要時間を短縮するようにしたこ
とを特徴とするＭＵＳＥ信号のフレーム同期処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4036109A JPH05236295A (ja) | 1992-02-24 | 1992-02-24 | Ｍｕｓｅ信号のフレーム同期処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4036109A JPH05236295A (ja) | 1992-02-24 | 1992-02-24 | Ｍｕｓｅ信号のフレーム同期処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05236295A true JPH05236295A (ja) | 1993-09-10 |
Family
ID=12460605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4036109A Pending JPH05236295A (ja) | 1992-02-24 | 1992-02-24 | Ｍｕｓｅ信号のフレーム同期処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05236295A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998036558A1 (en) * | 1997-02-12 | 1998-08-20 | Matsushita Electric Industrial Co., Ltd. | Synchronizing signal detecting device |
-
1992
- 1992-02-24 JP JP4036109A patent/JPH05236295A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998036558A1 (en) * | 1997-02-12 | 1998-08-20 | Matsushita Electric Industrial Co., Ltd. | Synchronizing signal detecting device |
| US6069667A (en) * | 1997-02-12 | 2000-05-30 | Matsushita Electric Industrial Co., Ltd. | Synchronizing signal detecting device |
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