JPH0591096A - クロツク再生回路 - Google Patents
クロツク再生回路Info
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- JPH0591096A JPH0591096A JP3180434A JP18043491A JPH0591096A JP H0591096 A JPH0591096 A JP H0591096A JP 3180434 A JP3180434 A JP 3180434A JP 18043491 A JP18043491 A JP 18043491A JP H0591096 A JPH0591096 A JP H0591096A
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- 238000012935 Averaging Methods 0.000 claims description 15
- 230000003111 delayed effect Effects 0.000 abstract description 11
- 238000000034 method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 4
- 230000001186 cumulative effect Effects 0.000 description 2
- 238000005295 random walk Methods 0.000 description 2
- 108010076504 Protein Sorting Signals Proteins 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 高い周波数のクロックを使用せずにクロック
再生回路を実現することである。 【構成】 基準データクロック発生部７からの基準デー
タクロックが遅延部８によりＮ分割され、かつ分割され
た各クロックに遅延をかけて、Ｎ個の位相の異なるクロ
ック信号を発生させる。選択部９はシーケンシャルフィ
ルタ２からの平均化進み又は遅れ信号に基づいて、上記
Ｎ個のクロック信号の中、デジタルデータとの位相差が
最も小さいクロック信号を選択しデータクロックとして
出力する。
再生回路を実現することである。 【構成】 基準データクロック発生部７からの基準デー
タクロックが遅延部８によりＮ分割され、かつ分割され
た各クロックに遅延をかけて、Ｎ個の位相の異なるクロ
ック信号を発生させる。選択部９はシーケンシャルフィ
ルタ２からの平均化進み又は遅れ信号に基づいて、上記
Ｎ個のクロック信号の中、デジタルデータとの位相差が
最も小さいクロック信号を選択しデータクロックとして
出力する。
Description
【０００１】
【産業上の利用分野】本発明はクロック再生回路に係
り、特にデータクロックと同等な周波数のクロックをＮ
分割して各々遅延（位相差）をかけ、これをデータクロ
ックとして使用することにより、回路の部品コスト及び
消費電力の低減を図ったクロック再生回路に関する。
り、特にデータクロックと同等な周波数のクロックをＮ
分割して各々遅延（位相差）をかけ、これをデータクロ
ックとして使用することにより、回路の部品コスト及び
消費電力の低減を図ったクロック再生回路に関する。
【０００２】
【従来の技術】受信機における復調されたデジタルデー
タの検出には、デジタルデータと位相同期したタイミン
グ信号であるデータクロックが必要である。このデータ
クロックの再生（クロック再生）には、外部タイミング
方式と自己タイミング方式が知られており、外部タイミ
ング方式は、デジタルデータ信号以外に別のチャンネル
でタイミング信号を伝送する方式であり、自己タイミン
グ方式は、伝送されたデジタルデータの信号系列からタ
イミング信号を取り出す方式である。
タの検出には、デジタルデータと位相同期したタイミン
グ信号であるデータクロックが必要である。このデータ
クロックの再生（クロック再生）には、外部タイミング
方式と自己タイミング方式が知られており、外部タイミ
ング方式は、デジタルデータ信号以外に別のチャンネル
でタイミング信号を伝送する方式であり、自己タイミン
グ方式は、伝送されたデジタルデータの信号系列からタ
イミング信号を取り出す方式である。
【０００３】本発明では上記タイミング方式のうち、自
己タイミング方式の改良を目的としており、かかる方式
による従来のクロック再生回路のブロック図を図４に示
す。同図において、１は２値位相比較部、２はシーケン
シャルフィルタ、３はスレッショルド設定部、４は位相
制御部、５はクロック分周部、６はクロック発生部であ
る。図５の回路は、２値量子化デジタルＰＬＬ（位相ロ
ックループ）として、一般によく知られているものであ
る。この回路は、データクロック周波数のＮ倍のクロッ
クを用意しておき、これをＮ分周したクロック（データ
クロック）と受信信号の位相を比較し、それが一致する
ようにＰＬＬ制御を行なう構成となっている。以下各部
の動作について説明する。
己タイミング方式の改良を目的としており、かかる方式
による従来のクロック再生回路のブロック図を図４に示
す。同図において、１は２値位相比較部、２はシーケン
シャルフィルタ、３はスレッショルド設定部、４は位相
制御部、５はクロック分周部、６はクロック発生部であ
る。図５の回路は、２値量子化デジタルＰＬＬ（位相ロ
ックループ）として、一般によく知られているものであ
る。この回路は、データクロック周波数のＮ倍のクロッ
クを用意しておき、これをＮ分周したクロック（データ
クロック）と受信信号の位相を比較し、それが一致する
ようにＰＬＬ制御を行なう構成となっている。以下各部
の動作について説明する。
【０００４】まず、クロック発生部６は、データクロッ
クのＮ倍のクロックを発生させる。クロック分周部５
は、位相制御部４からの情報をもとにクロック発生部６
から発生されるクロックをＮ分周し、データクロックを
生成する。データクロックの位相精度は、この分周比で
決定し、例えばＮ＝３２であればビット間隔の１／３２
の位相精度となる。
クのＮ倍のクロックを発生させる。クロック分周部５
は、位相制御部４からの情報をもとにクロック発生部６
から発生されるクロックをＮ分周し、データクロックを
生成する。データクロックの位相精度は、この分周比で
決定し、例えばＮ＝３２であればビット間隔の１／３２
の位相精度となる。
【０００５】２値位相比較部１は、復調されたデジタル
データの変化点においてデータクロックと位相比較を行
ない、図５に示すように進みパルスａ、又は遅れパルス
ｂを出力する。
データの変化点においてデータクロックと位相比較を行
ない、図５に示すように進みパルスａ、又は遅れパルス
ｂを出力する。
【０００６】シーケンシャルフィルタ２は、進みパルス
ａ又は遅れパルスｂの時間平均を行なう。例えばシーケ
ンシャルフィルタとしてランダムウォークフィルタを用
いたとすれば、進みパルスａが入力されると、ランダム
ウォークフィルタを構成するアップダウンカウンタをカ
ウントアップし、逆に遅れパルスｂが入力されるとカウ
ントダウンし、上記カウンタがスレッショルド設定部３
において設定されたパルスカウント数になると、オーバ
ーフロー又はアンダーフローとなり、時間平均化された
進みパルスｃ又は時間平均化された遅れパルスｄを出力
し、カウンタをリセットする。例えば図６に示すよう
に、スレッショルド設定部３においてパルスカウント数
を８に設定すれば、シーケンシャルフィルタでは進みパ
ルスａの累積数が８となれば時間平均化された進みパル
スｃを出力し、遅れパルスｂの累積数８となれば時間平
均化された遅れパルスｄを出力する。
ａ又は遅れパルスｂの時間平均を行なう。例えばシーケ
ンシャルフィルタとしてランダムウォークフィルタを用
いたとすれば、進みパルスａが入力されると、ランダム
ウォークフィルタを構成するアップダウンカウンタをカ
ウントアップし、逆に遅れパルスｂが入力されるとカウ
ントダウンし、上記カウンタがスレッショルド設定部３
において設定されたパルスカウント数になると、オーバ
ーフロー又はアンダーフローとなり、時間平均化された
進みパルスｃ又は時間平均化された遅れパルスｄを出力
し、カウンタをリセットする。例えば図６に示すよう
に、スレッショルド設定部３においてパルスカウント数
を８に設定すれば、シーケンシャルフィルタでは進みパ
ルスａの累積数が８となれば時間平均化された進みパル
スｃを出力し、遅れパルスｂの累積数８となれば時間平
均化された遅れパルスｄを出力する。
【０００７】位相制御部４は、シーケンシャルフィルタ
２からの情報をもとに、クロック分周部５の制御を行な
う。具体的には、時間平均化された進みパルスｃが入力
されると、分周部５の分周比をＮ−１となるように制御
し、時間平均化された遅れパルスｄが入力されると、分
周比をＮ＋１となるように制御し、データクロックのＮ
倍のクロックに対して位相を遅らせるか又は進めるかを
行なっている。これより、デジタルデータと再生された
データクロックは１ビット間隔のＮ分の１の精度で位相
同期をとることができる。
２からの情報をもとに、クロック分周部５の制御を行な
う。具体的には、時間平均化された進みパルスｃが入力
されると、分周部５の分周比をＮ−１となるように制御
し、時間平均化された遅れパルスｄが入力されると、分
周比をＮ＋１となるように制御し、データクロックのＮ
倍のクロックに対して位相を遅らせるか又は進めるかを
行なっている。これより、デジタルデータと再生された
データクロックは１ビット間隔のＮ分の１の精度で位相
同期をとることができる。
【０００８】
【発明が解決しようとする課題】しかし、この従来方式
において問題となるのは、高速のデジタルデータに対し
てデータクロックの再生を行なう場合、例えば１０Ｍｂ
ｐｓのデジタルデータに対しては、クロック発生部６か
ら発生するクロック周波数はＮ＝３２であれば、 １０×１０6×３２＝３２０×１０6 より３２０ＭＨｚとなり、かなり高い周波数を使用する
ことになることである。一般的に、このような高い周波
数で動作する回路をデジタル回路で構成すると、その回
路の部品コストは増大し、消費電力も増大することにな
る。
において問題となるのは、高速のデジタルデータに対し
てデータクロックの再生を行なう場合、例えば１０Ｍｂ
ｐｓのデジタルデータに対しては、クロック発生部６か
ら発生するクロック周波数はＮ＝３２であれば、 １０×１０6×３２＝３２０×１０6 より３２０ＭＨｚとなり、かなり高い周波数を使用する
ことになることである。一般的に、このような高い周波
数で動作する回路をデジタル回路で構成すると、その回
路の部品コストは増大し、消費電力も増大することにな
る。
【０００９】本発明の目的は高いクロック周波数を使用
することなしにクロック再生回路を構成できるようにす
ることにより部品コスト及び消費電力の低減を図ること
にある。
することなしにクロック再生回路を構成できるようにす
ることにより部品コスト及び消費電力の低減を図ること
にある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
本発明のクロック再生回路は、復調されたデジタルデー
タとデータクロック信号とを入力し、それらの位相比較
を行ない、少なくとも進み信号、又は遅れ信号を出力す
る位相比較部と、上記進み信号と遅れ信号とが入力さ
れ、それら信号の時間平均化を行ない、少なくとも平均
化進み信号又は平均化遅れ信号を出力する時間平均化手
段と、上記データクロック信号と周波数の等しい基準デ
ータクロックを発生する基準データクロック発生部と、
上記基準データクロックが供給され該クロックに対して
Ｎ分割した位相の異なるＮ個のクロック信号を生成する
遅延部と、上記平均化進み信号又は平均化遅れ信号に基
づいて、上記Ｎ個のクロック信号中、最も上記デジタル
データとの位相差が小さいクロック信号を選択し、上記
データクロック信号として出力する選択部と、を備えた
ことを要旨とする。
本発明のクロック再生回路は、復調されたデジタルデー
タとデータクロック信号とを入力し、それらの位相比較
を行ない、少なくとも進み信号、又は遅れ信号を出力す
る位相比較部と、上記進み信号と遅れ信号とが入力さ
れ、それら信号の時間平均化を行ない、少なくとも平均
化進み信号又は平均化遅れ信号を出力する時間平均化手
段と、上記データクロック信号と周波数の等しい基準デ
ータクロックを発生する基準データクロック発生部と、
上記基準データクロックが供給され該クロックに対して
Ｎ分割した位相の異なるＮ個のクロック信号を生成する
遅延部と、上記平均化進み信号又は平均化遅れ信号に基
づいて、上記Ｎ個のクロック信号中、最も上記デジタル
データとの位相差が小さいクロック信号を選択し、上記
データクロック信号として出力する選択部と、を備えた
ことを要旨とする。
【００１１】
【作用】データクロック信号と等しい周波数の基準デー
タクロックが遅延部で位相の異なるＮ個のクロック信号
に分割され、選択部にて平均化進み又は遅れ信号に基づ
いてデジタルデータとの位相差が最も小さいクロック信
号を選択して、デジタルデータクロック信号として出力
される。
タクロックが遅延部で位相の異なるＮ個のクロック信号
に分割され、選択部にて平均化進み又は遅れ信号に基づ
いてデジタルデータとの位相差が最も小さいクロック信
号を選択して、デジタルデータクロック信号として出力
される。
【００１２】
【実施例】以下図面に示す本発明の一実施例を説明す
る。図１において、図４と同一符号は同一又は類似の回
路をあらわし、特に図４と相違する構成として、同図の
位相制御部４、クロック発生部６及びクロック分周部５
に代えて、図示のように選択部９、遅延部８、基準デー
タクロック発生部７を用いている。本発明は、従来例に
おけるデータクロックのＮ倍という高い周波数のクロッ
クは必要でなく、データクロックと同等のクロックで簡
易に実現できる。
る。図１において、図４と同一符号は同一又は類似の回
路をあらわし、特に図４と相違する構成として、同図の
位相制御部４、クロック発生部６及びクロック分周部５
に代えて、図示のように選択部９、遅延部８、基準デー
タクロック発生部７を用いている。本発明は、従来例に
おけるデータクロックのＮ倍という高い周波数のクロッ
クは必要でなく、データクロックと同等のクロックで簡
易に実現できる。
【００１３】ここで、２値位相比較部１、シーケンシャ
ルフィルタ２、スレッショルド設定部３は従来例と同じ
構成及び動作であるので、以下基準データクロック発生
部７、遅延部８、選択部９について動作及び回路の説明
を行なう。なお、以下において、ＤＬ（１）等の例え
ば、（１）は異なるＤＬをあらわす添字を意味する。
ルフィルタ２、スレッショルド設定部３は従来例と同じ
構成及び動作であるので、以下基準データクロック発生
部７、遅延部８、選択部９について動作及び回路の説明
を行なう。なお、以下において、ＤＬ（１）等の例え
ば、（１）は異なるＤＬをあらわす添字を意味する。
【００１４】まず、基準データクロック発生部７からは
データクロックと周波数の等しい基準データクロックを
発生し、遅延部８は図２に示すように、Ｎ−１個の遅延
回路ＤＬ（１）〜ＤＬ（Ｎ−１）から成り、基準データ
クロックに対して各々遅延をかけ、Ｎ分割した位相（遅
延時間）の異なるデータクロックＭ（ｍ）（ｍ＝０，
１，２，３，…、Ｎ−１）を出力する。ここで、データ
１ビットの周期をＤ、Ｎ＝３２とすれば、基準データク
ロックに対する各々の遅延時間ｎ（ｍ）（ｍ＝１、２，
３，…、Ｎ−１）は、 ｎ（ｍ）＝ｍ×Ｄ／Ｎ（ｍ＝１，２，３，…，Ｎ−１） ＝ｍ×Ｄ／３２（ｍ＝１，２，３，…，３１） となるように設定する。ここで、ｍ＝０（ｎ（ｍ）＝
０）は基準データクロックである。図３は上記の３２分
割した位相の異なるデータクロックを示したもので、基
準データクロックＭ（０）に対して１×Ｄ／３２の遅延
をかけたデータクロックＭ（１）、基準データクロック
Ｍ（０）に対して２×Ｄ／３２の遅延をかけたデータク
ロックＭ（２）、基準データクロックｎ（０）に対して
３×Ｄ／３２の遅延をかけたデータクロックＭ（３）、
……、基準データクロックＭ（０）に対して３１×Ｄ／
３２の遅延をかけたデータクロックＭ（３１）を示して
いる。
データクロックと周波数の等しい基準データクロックを
発生し、遅延部８は図２に示すように、Ｎ−１個の遅延
回路ＤＬ（１）〜ＤＬ（Ｎ−１）から成り、基準データ
クロックに対して各々遅延をかけ、Ｎ分割した位相（遅
延時間）の異なるデータクロックＭ（ｍ）（ｍ＝０，
１，２，３，…、Ｎ−１）を出力する。ここで、データ
１ビットの周期をＤ、Ｎ＝３２とすれば、基準データク
ロックに対する各々の遅延時間ｎ（ｍ）（ｍ＝１、２，
３，…、Ｎ−１）は、 ｎ（ｍ）＝ｍ×Ｄ／Ｎ（ｍ＝１，２，３，…，Ｎ−１） ＝ｍ×Ｄ／３２（ｍ＝１，２，３，…，３１） となるように設定する。ここで、ｍ＝０（ｎ（ｍ）＝
０）は基準データクロックである。図３は上記の３２分
割した位相の異なるデータクロックを示したもので、基
準データクロックＭ（０）に対して１×Ｄ／３２の遅延
をかけたデータクロックＭ（１）、基準データクロック
Ｍ（０）に対して２×Ｄ／３２の遅延をかけたデータク
ロックＭ（２）、基準データクロックｎ（０）に対して
３×Ｄ／３２の遅延をかけたデータクロックＭ（３）、
……、基準データクロックＭ（０）に対して３１×Ｄ／
３２の遅延をかけたデータクロックＭ（３１）を示して
いる。
【００１５】選択部９はシーケンシャルフィルタより出
力される時間平均化した進みパルスｃ又は遅延遅れパル
スｄをもとに、Ｎ分割した位相（遅延時間）の異なるデ
ータクロックＭ（ｍ）（ｍ＝０，１，２，３，…，Ｎ−
１）を順次選択を行ない、デジタルデータに対する位相
差が最も小さいデータクロックを選択するように制御を
行なう。例えば、時間平均化された進みパルスｃが連続
して入力されると、選択部はＮ分割された位相の異なる
データクロックをＭ（０），Ｍ（１），Ｍ（２），Ｍ
（３），…、と順次選択し、デジタルデータに対してデ
ータクロックの位相を遅らせる制御を行ない、また逆に
時間平均化された遅れパルスｄが連続して入力される
と、選択部はＮ分割された位相の異なるデータクロック
をＭ（０），Ｍ（Ｎ−１），Ｍ（Ｎ−２），Ｍ（Ｎ−
３），…，と順次選択し、デジタルデータに対してデー
タクロックの位相を進ませる制御を行なう。これによ
り、デジタルデータとデータクロックはデータ１ビット
間隔のＮ分の１の精度で位相同期をとることができる。
力される時間平均化した進みパルスｃ又は遅延遅れパル
スｄをもとに、Ｎ分割した位相（遅延時間）の異なるデ
ータクロックＭ（ｍ）（ｍ＝０，１，２，３，…，Ｎ−
１）を順次選択を行ない、デジタルデータに対する位相
差が最も小さいデータクロックを選択するように制御を
行なう。例えば、時間平均化された進みパルスｃが連続
して入力されると、選択部はＮ分割された位相の異なる
データクロックをＭ（０），Ｍ（１），Ｍ（２），Ｍ
（３），…、と順次選択し、デジタルデータに対してデ
ータクロックの位相を遅らせる制御を行ない、また逆に
時間平均化された遅れパルスｄが連続して入力される
と、選択部はＮ分割された位相の異なるデータクロック
をＭ（０），Ｍ（Ｎ−１），Ｍ（Ｎ−２），Ｍ（Ｎ−
３），…，と順次選択し、デジタルデータに対してデー
タクロックの位相を進ませる制御を行なう。これによ
り、デジタルデータとデータクロックはデータ１ビット
間隔のＮ分の１の精度で位相同期をとることができる。
【００１６】
【発明の効果】以上説明したように本発明によれば、従
来例と比較して高い周波数のクロックを使用せずにクロ
ック再生回路を実現できるので、回路のコスト及び消費
電力の低減を図ることができる。
来例と比較して高い周波数のクロックを使用せずにクロ
ック再生回路を実現できるので、回路のコスト及び消費
電力の低減を図ることができる。
【図１】本発明によるクロック再生回路の一実施例を示
すブロック図である。
すブロック図である。
【図２】遅延部８の構成例を示すブロック図である。
【図３】３２分割した位相の異なるデータクロックを示
すタイミングチャートである。
すタイミングチャートである。
【図４】従来のクロック再生回路を示すブロック図であ
る。
る。
【図５】図４のクロック再生回路の動作説明用タイミン
グチャートである。
グチャートである。
【図６】図４のクロック再生回路の動作説明用タイミン
グチャートである。
グチャートである。
【符号の説明】 １ ２値位相比較部 ２ シーケンシャルフィルタ ３ スレッショルド設定部 ７ 基準データクロック発生部 ８ 遅延部 ９ 選択部
Claims (1)
- 【請求項１】 復調されたデジタルデータとデータクロ
ック信号とを入力し、それらの位相比較を行ない、少な
くとも進み信号、又は遅れ信号を出力する位相比較部
と、 上記進み信号と遅れ信号とが入力され、それら信号の時
間平均化を行ない、少なくとも平均化進み信号又は平均
化遅れ信号を出力する時間平均化手段と、 上記データクロック信号と周波数の等しい基準データク
ロックを発生する基準データクロック発生部と、 上記基準データクロックが供給され該クロックに対して
Ｎ分割した位相の異なるＮ個のクロック信号を生成する
遅延部と、 上記平均化進み信号又は平均化遅れ信号に基づいて、上
記Ｎ個のクロック信号中、最も上記デジタルデータとの
位相差が小さいクロック信号を選択し、上記データクロ
ック信号として出力する選択部と、 を備えたことを特徴とするクロック再生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3180434A JPH0591096A (ja) | 1991-06-26 | 1991-06-26 | クロツク再生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3180434A JPH0591096A (ja) | 1991-06-26 | 1991-06-26 | クロツク再生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0591096A true JPH0591096A (ja) | 1993-04-09 |
Family
ID=16083181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3180434A Pending JPH0591096A (ja) | 1991-06-26 | 1991-06-26 | クロツク再生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0591096A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6002731A (en) * | 1996-12-25 | 1999-12-14 | Nec Corporation | Received-data bit synchronization circuit |
| JP2014027728A (ja) * | 2012-07-25 | 2014-02-06 | Toshiba Mitsubishi-Electric Industrial System Corp | 電力変換装置 |
-
1991
- 1991-06-26 JP JP3180434A patent/JPH0591096A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6002731A (en) * | 1996-12-25 | 1999-12-14 | Nec Corporation | Received-data bit synchronization circuit |
| JP2014027728A (ja) * | 2012-07-25 | 2014-02-06 | Toshiba Mitsubishi-Electric Industrial System Corp | 電力変換装置 |
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