JPH05236780A - モ−タの制御回路 - Google Patents
モ−タの制御回路Info
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- JPH05236780A JPH05236780A JP4036634A JP3663492A JPH05236780A JP H05236780 A JPH05236780 A JP H05236780A JP 4036634 A JP4036634 A JP 4036634A JP 3663492 A JP3663492 A JP 3663492A JP H05236780 A JPH05236780 A JP H05236780A
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Abstract
(57)【要約】
【目的】 構成の簡略化を図ることができるモ−タの制
御回路を提供することである。を提供することである。 【構成】 速度偏差アップダウンカウンタ１６のカウン
ト値Ａは、デジタル回路で構成されるマグニチュ−ドコ
ンパレ−タ３０に入力され、予め定める周波数のクロッ
ク信号がＡＮＤ回路３１，３２に入力される。ＡＮＤ回
路３１，３２の出力はアップダウンカウンタ３３の端子
ＵＰ，ＤＮに、アップカウントあるいはダウンカウント
をおこなわせる制御信号として入力される。アップダウ
ンカウンタ３３のカウント値Ｃは、前記マグニチュ−ド
コンパレ−タ３０に入力されると共に、最大値検出回路
３４および最大値検出回路３５にそれぞれ入力され、Ｒ
Ｓフリップフロップ回路３６を介して、ＳＮＤ回路３
１，３２のいずれかを導通する。
御回路を提供することである。を提供することである。 【構成】 速度偏差アップダウンカウンタ１６のカウン
ト値Ａは、デジタル回路で構成されるマグニチュ−ドコ
ンパレ−タ３０に入力され、予め定める周波数のクロッ
ク信号がＡＮＤ回路３１，３２に入力される。ＡＮＤ回
路３１，３２の出力はアップダウンカウンタ３３の端子
ＵＰ，ＤＮに、アップカウントあるいはダウンカウント
をおこなわせる制御信号として入力される。アップダウ
ンカウンタ３３のカウント値Ｃは、前記マグニチュ−ド
コンパレ−タ３０に入力されると共に、最大値検出回路
３４および最大値検出回路３５にそれぞれ入力され、Ｒ
Ｓフリップフロップ回路３６を介して、ＳＮＤ回路３
１，３２のいずれかを導通する。
Description
【０００１】
【産業上の利用分野】本発明は、モータの回転状態を一
定回転速度となるように制御する制御回路に関し、とり
わけデジタル回路で構成されるモ−タの制御回路に関す
る。
定回転速度となるように制御する制御回路に関し、とり
わけデジタル回路で構成されるモ−タの制御回路に関す
る。
【０００２】
【従来の技術】モ−タの回転速度を一定とするように制
御する制御回路は、モ−タに設けられてモ−タの回転速
度に対応した周波数の速度パルスを発生するパルスエン
コ−ダと、モ−タの基準回転速度に対応した周波数の基
準パルスを発生する基準パルス発生回路と、前記速度パ
ルスと基準パルスとの偏差を検出する偏差検出手段と、
各パルスの偏差に対応するパルス幅の駆動パルスを発生
するパルス幅変調（ＰＷＭ）回路と、パルス幅変調回路
の出力に対応してモ−タへの駆動電力を出力／停止する
駆動回路とを含んで構成される。
御する制御回路は、モ−タに設けられてモ−タの回転速
度に対応した周波数の速度パルスを発生するパルスエン
コ−ダと、モ−タの基準回転速度に対応した周波数の基
準パルスを発生する基準パルス発生回路と、前記速度パ
ルスと基準パルスとの偏差を検出する偏差検出手段と、
各パルスの偏差に対応するパルス幅の駆動パルスを発生
するパルス幅変調（ＰＷＭ）回路と、パルス幅変調回路
の出力に対応してモ−タへの駆動電力を出力／停止する
駆動回路とを含んで構成される。
【０００３】上記各回路は構成の小形化および低コスト
のためにほとんどデジタル回路化されているが、前記各
回路のうち、パルス幅変調回路は基本的にアナログ回路
が用いられている。図６はアナログ回路で構成されたパ
ルス幅変調回路１のブロック図である。パルス幅変調回
路１は、前記偏差検出手段からの前記偏差に対応するデ
ジタルデ−タが入力されてアナログ信号に変換されるデ
ジタル／アナログ変換回路２と、デジタル／アナログ変
換回路２からの直流電圧のアナログ信号が入力される比
較回路３と、比較回路３に入力される反転された三角波
が発生される三角波発生回路４とを備える。
のためにほとんどデジタル回路化されているが、前記各
回路のうち、パルス幅変調回路は基本的にアナログ回路
が用いられている。図６はアナログ回路で構成されたパ
ルス幅変調回路１のブロック図である。パルス幅変調回
路１は、前記偏差検出手段からの前記偏差に対応するデ
ジタルデ−タが入力されてアナログ信号に変換されるデ
ジタル／アナログ変換回路２と、デジタル／アナログ変
換回路２からの直流電圧のアナログ信号が入力される比
較回路３と、比較回路３に入力される反転された三角波
が発生される三角波発生回路４とを備える。
【０００４】デジタル／アナログ変換回路２からの直流
電圧のアナログ信号と、三角波発生回路４からの三角波
とが比較回路３で比較され、前記アナログ信号が大きけ
れば比較回路４の出力である駆動信号はハイレベルにな
る。アナログ信号が三角波よりも小さければ比較回路４
の駆動信号はロ−レベルになる。これにより、三角波の
一周期内で駆動信号のハイレベルまたはローレベルが切
換えられ、モ−タをパルス幅変調方式の駆動信号で一定
回転速度となるように制御される。
電圧のアナログ信号と、三角波発生回路４からの三角波
とが比較回路３で比較され、前記アナログ信号が大きけ
れば比較回路４の出力である駆動信号はハイレベルにな
る。アナログ信号が三角波よりも小さければ比較回路４
の駆動信号はロ−レベルになる。これにより、三角波の
一周期内で駆動信号のハイレベルまたはローレベルが切
換えられ、モ−タをパルス幅変調方式の駆動信号で一定
回転速度となるように制御される。
【０００５】
【発明が解決しようとする課題】このように従来では、
パルス幅変調回路１はアナログ回路で構成されており、
パルス幅変調回路１を含む制御回路全体の構成が大形化
し、しかもコストが高いという課題を有している。
パルス幅変調回路１はアナログ回路で構成されており、
パルス幅変調回路１を含む制御回路全体の構成が大形化
し、しかもコストが高いという課題を有している。
【０００６】本発明の目的は、上述の技術的課題を解決
し、構成の簡略化を図ることができるモ−タの制御回路
を提供することである。
し、構成の簡略化を図ることができるモ−タの制御回路
を提供することである。
【０００７】
【課題を解決するための手段】本発明は、モ−タの回転
により発生され回転速度に対応する周波数を有する速度
パルスと、当該モ−タの予め定める基準速度に対応する
周波数の基準パルスとの偏差を求め、当該偏差に対応す
るようにパルス幅変調された駆動信号を発生して、モ−
タの回転速度を前記基準速度となるように制御するモ−
タの制御回路において、前記速度パルスを発生する速度
パルス発生手段と、前記予め定める基準速度に対応する
周波数の基準パルスを発生する基準パルス発生手段と、
前記速度パルスおよび基準パルスのいずれか一方が入力
しているときにアップカウントし、速度パルスおよび基
準パルスのいずれか他方が入力しているときにダウンカ
ウントしてカウント値を出力する速度偏差カウント手段
と、速度偏差カウント手段の出力を前記駆動信号に変換
する変換手段であって、予め定める周波数のクロック信
号を発生するクロック発生手段と、速度偏差カウント手
段の出力とクロック発生手段からのクロック信号とをデ
ジタルデ−タとして大小を判定し、判定された大小関係
に対応して、ハイレベルあるいはロ−レベルとなる信号
を駆動信号として出力する比較手段とを備える変換手段
とを含むことを特徴とするモ−タの制御回路である。
により発生され回転速度に対応する周波数を有する速度
パルスと、当該モ−タの予め定める基準速度に対応する
周波数の基準パルスとの偏差を求め、当該偏差に対応す
るようにパルス幅変調された駆動信号を発生して、モ−
タの回転速度を前記基準速度となるように制御するモ−
タの制御回路において、前記速度パルスを発生する速度
パルス発生手段と、前記予め定める基準速度に対応する
周波数の基準パルスを発生する基準パルス発生手段と、
前記速度パルスおよび基準パルスのいずれか一方が入力
しているときにアップカウントし、速度パルスおよび基
準パルスのいずれか他方が入力しているときにダウンカ
ウントしてカウント値を出力する速度偏差カウント手段
と、速度偏差カウント手段の出力を前記駆動信号に変換
する変換手段であって、予め定める周波数のクロック信
号を発生するクロック発生手段と、速度偏差カウント手
段の出力とクロック発生手段からのクロック信号とをデ
ジタルデ−タとして大小を判定し、判定された大小関係
に対応して、ハイレベルあるいはロ−レベルとなる信号
を駆動信号として出力する比較手段とを備える変換手段
とを含むことを特徴とするモ−タの制御回路である。
【０００８】
【作 用】本発明に従えば、速度パルス発生手段によ
り、モ−タの回転により発生され回転速度に対応する周
波数を有する速度パルスを発生する。また、基準パルス
発生手段は、予め定める基準速度に対応する周波数の基
準パルスを発生する。前記速度偏差カウント手段は、前
記速度パルスおよび基準パルスのいずれか一方が入力し
ているときにアップカウントし、速度パルスおよび基準
パルスのいずれか他方が入力しているときにダウンカウ
ントしてカウント値を出力する。これにより、速度パル
スと前記基準パルスとの偏差が求められる。
り、モ−タの回転により発生され回転速度に対応する周
波数を有する速度パルスを発生する。また、基準パルス
発生手段は、予め定める基準速度に対応する周波数の基
準パルスを発生する。前記速度偏差カウント手段は、前
記速度パルスおよび基準パルスのいずれか一方が入力し
ているときにアップカウントし、速度パルスおよび基準
パルスのいずれか他方が入力しているときにダウンカウ
ントしてカウント値を出力する。これにより、速度パル
スと前記基準パルスとの偏差が求められる。
【０００９】変換手段では、速度偏差カウント手段の出
力が前記駆動信号に変換される。変換手段に備えられる
クロック発生手段は、予め定める周波数のクロック信号
を発生し、比較手段では速度偏差カウント手段の出力と
クロック発生手段からのクロック信号とをデジタルデ−
タとして大小を判定し、判定された大小関係に対応し
て、ハイレベルあるいはロ−レベルとなる信号を駆動信
号として出力する。これにより、前記各パルスの偏差に
対応するパルス幅のパルス幅変調された駆動信号が発生
され、モ−タの回転速度が前記基準速度となるように制
御される。
力が前記駆動信号に変換される。変換手段に備えられる
クロック発生手段は、予め定める周波数のクロック信号
を発生し、比較手段では速度偏差カウント手段の出力と
クロック発生手段からのクロック信号とをデジタルデ−
タとして大小を判定し、判定された大小関係に対応し
て、ハイレベルあるいはロ−レベルとなる信号を駆動信
号として出力する。これにより、前記各パルスの偏差に
対応するパルス幅のパルス幅変調された駆動信号が発生
され、モ−タの回転速度が前記基準速度となるように制
御される。
【００１０】したがって、モ−タの回転速度を制御する
制御回路をデジタル回路で構成することができ、構成の
簡略化を図ることができる。
制御回路をデジタル回路で構成することができ、構成の
簡略化を図ることができる。
【００１１】
【実施例】図１は、本発明の一実施例のモ−タの制御回
路に備えられるパルス幅変調回路（以下、ＰＷＭ回路と
称する）１１のブロック図であり、図２は前記モ−タの
制御回路１２のブロック図であり、図３は制御回路１２
に備えられる速度偏差アップダウンカウンタのブロック
図である。本実施例の制御回路１２は、モ−タ１３に設
定される基準速度に対応する速度デ−タＳｓを、１０進
数形式のデ−タで発生する速度設定部１４と、前記速度
デ−タＳｓが入力される基準パルス発生手段であるレ−
トマルチプライヤ１５とを備える。
路に備えられるパルス幅変調回路（以下、ＰＷＭ回路と
称する）１１のブロック図であり、図２は前記モ−タの
制御回路１２のブロック図であり、図３は制御回路１２
に備えられる速度偏差アップダウンカウンタのブロック
図である。本実施例の制御回路１２は、モ−タ１３に設
定される基準速度に対応する速度デ−タＳｓを、１０進
数形式のデ−タで発生する速度設定部１４と、前記速度
デ−タＳｓが入力される基準パルス発生手段であるレ−
トマルチプライヤ１５とを備える。
【００１２】レ−トマルチプライヤ１５には、予め定め
る周波数ｆｃｋのクロック信号ＣＫ１が供給され、前記
入力される速度デ−タＳｓの値で前記クロック信号ＣＫ
１を分周して、周波数ｆｉの基準パルスである基準クロ
ック信号ＣＫ２を出力する。このレ−トマルチプライヤ
１５がＮビット形式の場合、前記周波数ｆｉ［Ｈｚ］
は、 ｆｉ＝Ｓｓ＊ｆｃｋ／２Ｎ で示される。レ−トマルチプライヤ１５が４ビットのＢ
ＣＤ（２進化１０進数）形式のレ−トマルチプライヤが
Ｍ段カスケ−ド接続された４ＭビットのＢＣＤレ−トマ
ルチプライヤである場合、前記周波数ｆｉ［Ｈｚ］は、 ｆｉ＝Ｓｓ＊ｆｃｋ／１０Ｍ で示される。
る周波数ｆｃｋのクロック信号ＣＫ１が供給され、前記
入力される速度デ−タＳｓの値で前記クロック信号ＣＫ
１を分周して、周波数ｆｉの基準パルスである基準クロ
ック信号ＣＫ２を出力する。このレ−トマルチプライヤ
１５がＮビット形式の場合、前記周波数ｆｉ［Ｈｚ］
は、 ｆｉ＝Ｓｓ＊ｆｃｋ／２Ｎ で示される。レ−トマルチプライヤ１５が４ビットのＢ
ＣＤ（２進化１０進数）形式のレ−トマルチプライヤが
Ｍ段カスケ−ド接続された４ＭビットのＢＣＤレ−トマ
ルチプライヤである場合、前記周波数ｆｉ［Ｈｚ］は、 ｆｉ＝Ｓｓ＊ｆｃｋ／１０Ｍ で示される。
【００１３】一方、回転数が制御されるモ−タ１３に関
連して設けられ、モ−タ１３の回転速度Ｎ（ｒｐｍ）に
対応して、モ−タ１３の１回転当りＢ個のパルスの割合
で周波数ｆＦＧ ｆＦＧ＝Ｎ＊Ｂ／６０ の速度パルスＰ１を発生する速度パルス発生回路１７が
備えられる。発生された速度パルスｆＦＧは周波数増幅
器１８において、別途接続されるゲイン設定部１９で設
定されるゲインＧにより、周波数ｆ０ ｆ０＝Ｇ＊ｆＦＧ ＝Ｇ＊Ｎ＊Ｂ／６０ の速度パルスＰ２に変換される。
連して設けられ、モ−タ１３の回転速度Ｎ（ｒｐｍ）に
対応して、モ−タ１３の１回転当りＢ個のパルスの割合
で周波数ｆＦＧ ｆＦＧ＝Ｎ＊Ｂ／６０ の速度パルスＰ１を発生する速度パルス発生回路１７が
備えられる。発生された速度パルスｆＦＧは周波数増幅
器１８において、別途接続されるゲイン設定部１９で設
定されるゲインＧにより、周波数ｆ０ ｆ０＝Ｇ＊ｆＦＧ ＝Ｇ＊Ｎ＊Ｂ／６０ の速度パルスＰ２に変換される。
【００１４】前記基準クロック信号ＣＫ２および速度パ
ルスＰ２は、速度偏差アップダウンカウンタ１６の端子
ＵＰ，ＤＮにそれぞれ入力される。速度偏差アップダウ
ンカウンタ１６は、通常のアップダウンカウンタを含む
後述するような構成を有し、以下、カウンタと称する。
カウンタ１６は、前記基準クロック信号ＣＫ２が端子Ｕ
Ｐに入力されている期間はアップカウント動作を行い、
速度パルスＰ２が端子ＤＮに入力されている期間はダウ
ンカウント動作を行う。カウンタ１６は、基準クロック
信号ＣＫ２と速度パルスＰ２の周波数の偏差に対応した
アップカウントあるいはダウンカウントのカウント動作
を行い、前記偏差が零になると一定値のカウント値を出
力する。このカウント結果は、例として２進数形式のカ
ウント値Ａとして、前記ＰＷＭ回路１１に入力される。
ルスＰ２は、速度偏差アップダウンカウンタ１６の端子
ＵＰ，ＤＮにそれぞれ入力される。速度偏差アップダウ
ンカウンタ１６は、通常のアップダウンカウンタを含む
後述するような構成を有し、以下、カウンタと称する。
カウンタ１６は、前記基準クロック信号ＣＫ２が端子Ｕ
Ｐに入力されている期間はアップカウント動作を行い、
速度パルスＰ２が端子ＤＮに入力されている期間はダウ
ンカウント動作を行う。カウンタ１６は、基準クロック
信号ＣＫ２と速度パルスＰ２の周波数の偏差に対応した
アップカウントあるいはダウンカウントのカウント動作
を行い、前記偏差が零になると一定値のカウント値を出
力する。このカウント結果は、例として２進数形式のカ
ウント値Ａとして、前記ＰＷＭ回路１１に入力される。
【００１５】ＰＷＭ回路１１は前記カウント値Ａを他の
後述するデジタル値と比較し、その大小関係に従ってハ
イレベルあるいはロ−レベルの制御信号Ｓｗを出力す
る。この制御信号Ｓｗはモ−タ駆動回路２０に入力さ
れ、制御信号Ｓｗがハイレベルの期間はモ−タ１３に駆
動電力が供給され、制御信号Ｓｗがロ−レベルの期間は
モ−タ１３への駆動電力の供給が停止される。
後述するデジタル値と比較し、その大小関係に従ってハ
イレベルあるいはロ−レベルの制御信号Ｓｗを出力す
る。この制御信号Ｓｗはモ−タ駆動回路２０に入力さ
れ、制御信号Ｓｗがハイレベルの期間はモ−タ１３に駆
動電力が供給され、制御信号Ｓｗがロ−レベルの期間は
モ−タ１３への駆動電力の供給が停止される。
【００１６】以下、速度偏差アップダウンカウンタ１６
およびＰＷＭ回路１１の構成について説明する。速度偏
差アップダウンカウンタ１６の構成は図３に示される。
前記基準クロック信号ＣＫ２はＡＮＤ回路２１に入力さ
れ、速度パルスＰ２はＡＮＤ回路２２に入力される。各
ＡＮＤ回路２１，２２の出力は、アップダウンカウンタ
２３にアップカウントおよびダウンカウントを行わせる
制御信号として入力される。アップダウンカウンタ２３
の出力は、前述したようにカウント値Ａとして出力され
ると共に、最小値検出回路２４および最大値検出回路２
５にそれぞれ入力される。
およびＰＷＭ回路１１の構成について説明する。速度偏
差アップダウンカウンタ１６の構成は図３に示される。
前記基準クロック信号ＣＫ２はＡＮＤ回路２１に入力さ
れ、速度パルスＰ２はＡＮＤ回路２２に入力される。各
ＡＮＤ回路２１，２２の出力は、アップダウンカウンタ
２３にアップカウントおよびダウンカウントを行わせる
制御信号として入力される。アップダウンカウンタ２３
の出力は、前述したようにカウント値Ａとして出力され
ると共に、最小値検出回路２４および最大値検出回路２
５にそれぞれ入力される。
【００１７】最小値検出回路２４および最大値検出回路
２５は、アップダウンカウンタ２３のカウント値が予め
定める最小値あるいは最大値になったとき、対応するラ
ッチ回路２６，２７にラッチ信号を出力し、各ラッチ回
路２６，２７からは例としてラッチ動作時にはロ−レベ
ル、ラッチ動作を行っていないときにはハイレベルの信
号がそれぞれ出力される。各ラッチ回路２６，２７の出
力は、前記ＡＮＤ回路２２，２１にそれぞれ入力され、
各ＡＮＤ回路２２，２１を導通／遮断する。
２５は、アップダウンカウンタ２３のカウント値が予め
定める最小値あるいは最大値になったとき、対応するラ
ッチ回路２６，２７にラッチ信号を出力し、各ラッチ回
路２６，２７からは例としてラッチ動作時にはロ−レベ
ル、ラッチ動作を行っていないときにはハイレベルの信
号がそれぞれ出力される。各ラッチ回路２６，２７の出
力は、前記ＡＮＤ回路２２，２１にそれぞれ入力され、
各ＡＮＤ回路２２，２１を導通／遮断する。
【００１８】すなわち、速度偏差アップダウンカウンタ
１６は、基準クロック信号ＣＫ２が入力されている期間
はアップカウントを行うが、カウント値Ａが最大値にな
るとそれ以上基準クロック信号ＣＫ２が入力されても、
カウント値Ａが最小値とならないように最大値を保持す
る。一方、速度パルスＰ２が入力されている期間はダウ
ンカウントを行うが、カウント値Ａが最小値になるとそ
れ以上速度パルスＰ２が入力されても、最大値にならな
いように最小値を保持する。前記カウント値Ａが最大値
あるいは最小値になった後には、速度パルスＰ２あるい
は基準クロック信号ＣＫ２が入力された後に、速度偏差
アップダウンカウンタ２３は、最小値あるいは最大値か
らカウント動作を行う。
１６は、基準クロック信号ＣＫ２が入力されている期間
はアップカウントを行うが、カウント値Ａが最大値にな
るとそれ以上基準クロック信号ＣＫ２が入力されても、
カウント値Ａが最小値とならないように最大値を保持す
る。一方、速度パルスＰ２が入力されている期間はダウ
ンカウントを行うが、カウント値Ａが最小値になるとそ
れ以上速度パルスＰ２が入力されても、最大値にならな
いように最小値を保持する。前記カウント値Ａが最大値
あるいは最小値になった後には、速度パルスＰ２あるい
は基準クロック信号ＣＫ２が入力された後に、速度偏差
アップダウンカウンタ２３は、最小値あるいは最大値か
らカウント動作を行う。
【００１９】このような速度偏差アップダウンカウンタ
２３は、速度パルスＰ２が端子ＤＮに入力されるとダウ
ンカウントを開始し、ＰＷＭ回路１１が出力する制御信
号Ｓｗのオンデュ−ティを減少させる。したがってＰＷ
Ｍ回路１１によるモ−タ１３への駆動電力を減少させ、
モ−タ１３の回転速度を低下させる。したがって速度偏
差アップダウンカウンタ１６は、ダウンカウントした分
だけアップカウントしてダウンカウント分を解消しない
と、カウント値Ａは次第に減少しモ−タ１３への駆動電
力を停止することになる。
２３は、速度パルスＰ２が端子ＤＮに入力されるとダウ
ンカウントを開始し、ＰＷＭ回路１１が出力する制御信
号Ｓｗのオンデュ−ティを減少させる。したがってＰＷ
Ｍ回路１１によるモ−タ１３への駆動電力を減少させ、
モ−タ１３の回転速度を低下させる。したがって速度偏
差アップダウンカウンタ１６は、ダウンカウントした分
だけアップカウントしてダウンカウント分を解消しない
と、カウント値Ａは次第に減少しモ−タ１３への駆動電
力を停止することになる。
【００２０】一方、基準クロック信号ＣＫ２が端子ＵＰ
に入力されると速度偏差アップダウンカウンタ１６はア
ップカウントを行い、前記の動作と逆の動作でモ−タ１
３への駆動電力を最大レベルとする。すなわち、速度偏
差アップダウンカウンタ１６は、作動積分器として動作
し、基準クロック信号ＣＫ２と速度パルスＰ２との各周
波数に関して、 ｆｉ＝ｆ０ が成立する期間のみカウント値Ａを一定に保持すること
ができる。このような、速度偏差アップダウンカウンタ
１６のカウント値Ａは、
に入力されると速度偏差アップダウンカウンタ１６はア
ップカウントを行い、前記の動作と逆の動作でモ−タ１
３への駆動電力を最大レベルとする。すなわち、速度偏
差アップダウンカウンタ１６は、作動積分器として動作
し、基準クロック信号ＣＫ２と速度パルスＰ２との各周
波数に関して、 ｆｉ＝ｆ０ が成立する期間のみカウント値Ａを一定に保持すること
ができる。このような、速度偏差アップダウンカウンタ
１６のカウント値Ａは、
【数１】 となる。
【００２１】ＰＷＭ回路１１の回路構成は図１に示され
る。ＰＷＭ回路１１は、後述するようにデジタル回路で
構成される。前記速度偏差アップダウンカウンタ１６の
カウント値Ａは、デジタル回路で構成されるマグニチュ
−ドコンパレ−タ３０に入力され、予め定める周波数の
クロック信号がＡＮＤ回路３１，３２に入力される。Ａ
ＮＤ回路３１，３２の出力はアップダウンカウンタ３３
の端子ＵＰ，ＤＮに、アップカウントあるいはダウンカ
ウントをおこなわせる制御信号として入力される。アッ
プダウンカウンタ３３のカウント値Ｃは、前記マグニチ
ュ−ドコンパレ−タ３０に入力されると共に、最大値検
出回路３４および最小値検出回路３５にそれぞれ入力さ
れる。
る。ＰＷＭ回路１１は、後述するようにデジタル回路で
構成される。前記速度偏差アップダウンカウンタ１６の
カウント値Ａは、デジタル回路で構成されるマグニチュ
−ドコンパレ−タ３０に入力され、予め定める周波数の
クロック信号がＡＮＤ回路３１，３２に入力される。Ａ
ＮＤ回路３１，３２の出力はアップダウンカウンタ３３
の端子ＵＰ，ＤＮに、アップカウントあるいはダウンカ
ウントをおこなわせる制御信号として入力される。アッ
プダウンカウンタ３３のカウント値Ｃは、前記マグニチ
ュ−ドコンパレ−タ３０に入力されると共に、最大値検
出回路３４および最小値検出回路３５にそれぞれ入力さ
れる。
【００２２】前記マグニチュ−ドコンパレ−タ３０は、
カウント値Ａがカウント値Ｃより大きいとき、例として
ハイレベルの信号を出力し、カウント値Ａがカウント値
Ｃよりも小さいとき、例としてロ−レベルの信号を制御
信号Ｓｗとして出力する。前記最大値検出回路３４およ
び最小値検出回路３５はアップダウンカウンタ３３が、
最大値あるいは最小値を検出したときに、例としてハイ
レベルの信号を出力し、例としてＲＳフリップフロップ
回路３６のセット端子Ｓおよびリセット端子Ｒにそれぞ
れ入力される。フリップフロップ回路３６の非反転出力
Ｑおよび反転出力ＸＱ（以下、記号Ｘを、引き続く記号
の信号の反転状態を表す記号として定義する）は、前記
ＡＮＤ回路３２，３１にそれぞれ出力される。
カウント値Ａがカウント値Ｃより大きいとき、例として
ハイレベルの信号を出力し、カウント値Ａがカウント値
Ｃよりも小さいとき、例としてロ−レベルの信号を制御
信号Ｓｗとして出力する。前記最大値検出回路３４およ
び最小値検出回路３５はアップダウンカウンタ３３が、
最大値あるいは最小値を検出したときに、例としてハイ
レベルの信号を出力し、例としてＲＳフリップフロップ
回路３６のセット端子Ｓおよびリセット端子Ｒにそれぞ
れ入力される。フリップフロップ回路３６の非反転出力
Ｑおよび反転出力ＸＱ（以下、記号Ｘを、引き続く記号
の信号の反転状態を表す記号として定義する）は、前記
ＡＮＤ回路３２，３１にそれぞれ出力される。
【００２３】アップダウンカウンタ３３の最大値が検出
されフリップフロップ回路３６の非反転出力Ｑがハイレ
ベルのとき、反転出力ＸＱはロ−レベルであり、ＡＮＤ
回路３２は導通しＡＮＤ回路３１は遮断される。したが
ってクロック信号はアップダウンカウンタ３３の端子Ｄ
Ｎにのみ供給され、アップダウンカウンタ３３はダウン
カウントを行う。一方、アップダウンカウンタ３３の最
小値が検出されフリップフロップ回路３６の非反転出力
Ｑがロ−レベルのとき反転出力ＸＱはハイレベルであ
り、ＡＮＤ回路３１は導通しＡＮＤ回路３２は遮断され
る。したがってクロック信号はアップダウンカウンタ３
３の端子ＵＰにのみ供給され、アップダウンカウンタ３
３はアップカウントを行う。
されフリップフロップ回路３６の非反転出力Ｑがハイレ
ベルのとき、反転出力ＸＱはロ−レベルであり、ＡＮＤ
回路３２は導通しＡＮＤ回路３１は遮断される。したが
ってクロック信号はアップダウンカウンタ３３の端子Ｄ
Ｎにのみ供給され、アップダウンカウンタ３３はダウン
カウントを行う。一方、アップダウンカウンタ３３の最
小値が検出されフリップフロップ回路３６の非反転出力
Ｑがロ−レベルのとき反転出力ＸＱはハイレベルであ
り、ＡＮＤ回路３１は導通しＡＮＤ回路３２は遮断され
る。したがってクロック信号はアップダウンカウンタ３
３の端子ＵＰにのみ供給され、アップダウンカウンタ３
３はアップカウントを行う。
【００２４】図４は本実施例のモ−タ制御回路１２の動
作を説明するタイムチャ−トである。モ−タ制御回路１
２の電源投入時あるいはリセット時などの初期状態の場
合には、モ−タ制御回路１２における速度偏差アップダ
ウンカウンタ１６のカウント値Ａはゼロであり、また速
度設定部１４の速度デ−タＳｓがゼロであれば、レ−ト
マルチプライヤ１５からの基準クロック信号ＣＫ２は出
力されず、したがって速度偏差アップダウンカウンタ１
６はアップカウントを行わず、ＰＷＭ回路１１はオンデ
ュ−ティがゼロの制御信号Ｓｗを出力する。これによ
り、モ−タ１３は停止状態である。
作を説明するタイムチャ−トである。モ−タ制御回路１
２の電源投入時あるいはリセット時などの初期状態の場
合には、モ−タ制御回路１２における速度偏差アップダ
ウンカウンタ１６のカウント値Ａはゼロであり、また速
度設定部１４の速度デ−タＳｓがゼロであれば、レ−ト
マルチプライヤ１５からの基準クロック信号ＣＫ２は出
力されず、したがって速度偏差アップダウンカウンタ１
６はアップカウントを行わず、ＰＷＭ回路１１はオンデ
ュ−ティがゼロの制御信号Ｓｗを出力する。これによ
り、モ−タ１３は停止状態である。
【００２５】ここで、速度設定部１４でゼロでない速度
デ−タＳｓを設定すると、レ−トマルチプライヤ１５は
前記第１式あるいは第２式で示される周波数ｆｉの基準
クロック信号ＣＫ２を図４（１）で示されるように出力
する。したがって速度偏差アップダウンカウンタ１６の
カウント値Ａは次第に増大し、ＰＷＭ回路１１からの制
御信号Ｓｗのオンデュ−ティ−期間が増大する。すなわ
ち、モ−タ駆動回路２０はモ−タ１３に駆動電力を供給
し、モ−タ１３は次第に速度を増加する。
デ−タＳｓを設定すると、レ−トマルチプライヤ１５は
前記第１式あるいは第２式で示される周波数ｆｉの基準
クロック信号ＣＫ２を図４（１）で示されるように出力
する。したがって速度偏差アップダウンカウンタ１６の
カウント値Ａは次第に増大し、ＰＷＭ回路１１からの制
御信号Ｓｗのオンデュ−ティ−期間が増大する。すなわ
ち、モ−タ駆動回路２０はモ−タ１３に駆動電力を供給
し、モ−タ１３は次第に速度を増加する。
【００２６】モ−タ１３が回転を開始すると、速度パル
ス発生回路１７からモ−タ１３の一回転当りＢ個の速度
パルスＰ１が図４（２）に示すように出力され周波数増
幅器１８に入力される。周波数増幅器１８では、速度パ
ルスＰ１が１個入力される度に、ゲイン設定部１９で設
定されるゲインＧに基づいて前記第４式で示される周波
数ｆ０の速度パルスＰ２が図４（３）で示されるように
出力される。この速度パルスＰ２が、速度偏差アップダ
ウンカウンタ１６のダウンタウントをおこなわせる入力
端子ＤＮに入力され、前記レ−トマルチプライヤ１５か
らの基準クロック信号ＣＫ２がアップカウントを行わせ
る入力端子ＵＰに入力される。速度偏差アップダウンカ
ウンタ１６はこの速度パルスＰ２および基準クロック信
号ＣＫ２によって前述したようなカウント動作を行い、
前記第６式に示されるカウント値Ａを図４（４）に示さ
れるように出力する。
ス発生回路１７からモ−タ１３の一回転当りＢ個の速度
パルスＰ１が図４（２）に示すように出力され周波数増
幅器１８に入力される。周波数増幅器１８では、速度パ
ルスＰ１が１個入力される度に、ゲイン設定部１９で設
定されるゲインＧに基づいて前記第４式で示される周波
数ｆ０の速度パルスＰ２が図４（３）で示されるように
出力される。この速度パルスＰ２が、速度偏差アップダ
ウンカウンタ１６のダウンタウントをおこなわせる入力
端子ＤＮに入力され、前記レ−トマルチプライヤ１５か
らの基準クロック信号ＣＫ２がアップカウントを行わせ
る入力端子ＵＰに入力される。速度偏差アップダウンカ
ウンタ１６はこの速度パルスＰ２および基準クロック信
号ＣＫ２によって前述したようなカウント動作を行い、
前記第６式に示されるカウント値Ａを図４（４）に示さ
れるように出力する。
【００２７】このような閉ル−プを構成するモ−タ制御
回路１２で前記第５式で示すように、ｆｉ＝ｆ０が成立
する場合には、モ−タ１３の回転数は一定になり、その
回転数Ｎ［ｒｐｍ］は、前記第４式から、 Ｎ＝６０＊ｆ０／（Ｇ＊Ｂ） となり、前記第１式、第２式および第４式から、前記レ
−トマルチプライヤ１５が２ビット形式の場合、モ−タ
１３の回転数Ｎ［ｒｐｍ］は、 Ｎ＝６０＊Ｓｓ＊ｆｃｋ／２Ｎ＊Ｇ＊Ｂ で示される。レ−トマルチプライヤ１５が前記４Ｍビッ
トのＢＣＤレ−トマルチプライヤである場合、回転数Ｎ
［ｒｐｍ］は、 Ｎ＝６０＊Ｓｓ＊ｆｃｋ／（１０Ｍ＊Ｇ＊Ｂ） で示される。
回路１２で前記第５式で示すように、ｆｉ＝ｆ０が成立
する場合には、モ−タ１３の回転数は一定になり、その
回転数Ｎ［ｒｐｍ］は、前記第４式から、 Ｎ＝６０＊ｆ０／（Ｇ＊Ｂ） となり、前記第１式、第２式および第４式から、前記レ
−トマルチプライヤ１５が２ビット形式の場合、モ−タ
１３の回転数Ｎ［ｒｐｍ］は、 Ｎ＝６０＊Ｓｓ＊ｆｃｋ／２Ｎ＊Ｇ＊Ｂ で示される。レ−トマルチプライヤ１５が前記４Ｍビッ
トのＢＣＤレ−トマルチプライヤである場合、回転数Ｎ
［ｒｐｍ］は、 Ｎ＝６０＊Ｓｓ＊ｆｃｋ／（１０Ｍ＊Ｇ＊Ｂ） で示される。
【００２８】図５は、前記モ−タ制御回路１２のレ−ト
マルチプライヤ１５を除いた構成を汎用デジタルＩＣで
構成した回路例を示す図である。この回路例では、周波
数増幅器１８は２点鎖線で示される範囲で構成され、速
度偏差アップダウンカウンタ１６のアップダウンカウン
タ２３は、図５に示される一対のアップダウンカウンタ
４０，４１がカウントデ−タの低ビット用と高ビット用
とに区分してとして実現され、最小値検出回路２４およ
び最大値検出回路２５はＮＯＲ回路４２，ＮＡＮＤ回路
４３としてぞれぞれ実現される。速度偏差アップダウン
カウンタ１６のラッチ回路２６，２７は、各２個のフリ
ップフロップ回路４４，４５；４６，４７として実現さ
れる。ＡＮＤ回路２１，２２はＮＡＮＤ回路４８，４９
として実現される。
マルチプライヤ１５を除いた構成を汎用デジタルＩＣで
構成した回路例を示す図である。この回路例では、周波
数増幅器１８は２点鎖線で示される範囲で構成され、速
度偏差アップダウンカウンタ１６のアップダウンカウン
タ２３は、図５に示される一対のアップダウンカウンタ
４０，４１がカウントデ−タの低ビット用と高ビット用
とに区分してとして実現され、最小値検出回路２４およ
び最大値検出回路２５はＮＯＲ回路４２，ＮＡＮＤ回路
４３としてぞれぞれ実現される。速度偏差アップダウン
カウンタ１６のラッチ回路２６，２７は、各２個のフリ
ップフロップ回路４４，４５；４６，４７として実現さ
れる。ＡＮＤ回路２１，２２はＮＡＮＤ回路４８，４９
として実現される。
【００２９】一方、ＰＷＭ回路１１のアップダウンカウ
ンタ３３は、一対のアップダウンカウンタ５０，５１が
カウントデ−タの低ビット用と高ビット用とに区分され
て実現され、マグニチュ−ドコンパレ−タ３０は、一対
のコンパレ−タ５２，５３がカウントデ−タの低ビット
用と高ビット用とに区分されて実現される。アップダウ
ンカウンタ５０，５１の最大値はＮＡＮＤ回路５４で検
出される。
ンタ３３は、一対のアップダウンカウンタ５０，５１が
カウントデ−タの低ビット用と高ビット用とに区分され
て実現され、マグニチュ−ドコンパレ−タ３０は、一対
のコンパレ−タ５２，５３がカウントデ−タの低ビット
用と高ビット用とに区分されて実現される。アップダウ
ンカウンタ５０，５１の最大値はＮＡＮＤ回路５４で検
出される。
【００３０】上述のようにして、閉ル−プ回路を構成す
るモ−タ制御回路１２でモ−タ１３の駆動状態を制御す
ることができる。本実施例では、このモ−タ制御回路１
２の全体をデジタル回路で構成することができ、例とし
てゲ−トアレイＩＣ（集積回路）を用いるなどして、モ
−タ制御回路１２の１チップＩＣ化を図ることができ、
構成の簡略化および低コスト化とを併せて図ることがで
きる。また、前記ゲイン設定部１９で適切なゲインＧを
設定することにより、比較的少ない速度デ−タがフィ−
ドバックされる場合であっても、モ−タ１３の制御を安
定して行うことができる。
るモ−タ制御回路１２でモ−タ１３の駆動状態を制御す
ることができる。本実施例では、このモ−タ制御回路１
２の全体をデジタル回路で構成することができ、例とし
てゲ−トアレイＩＣ（集積回路）を用いるなどして、モ
−タ制御回路１２の１チップＩＣ化を図ることができ、
構成の簡略化および低コスト化とを併せて図ることがで
きる。また、前記ゲイン設定部１９で適切なゲインＧを
設定することにより、比較的少ない速度デ−タがフィ−
ドバックされる場合であっても、モ−タ１３の制御を安
定して行うことができる。
【００３１】
【発明の効果】以上のように本発明に従えば、変換手段
では、速度偏差カウント手段の出力が前記駆動信号に変
換される。変換手段に備えられるクロック発生手段は、
予め定める周波数のクロック信号を発生し、比較手段で
は速度偏差カウント手段の出力とクロック発生手段から
のクロック信号とをデジタルデ−タとして大小を判定
し、判定された大小関係に対応して、ハイレベルあるい
はロ−レベルとなる信号を駆動信号として出力する。こ
れにより、前記各パルスの偏差に対応するパルス幅のパ
ルス幅変調された駆動信号が発生され、モ−タの回転速
度が前記基準速度となるように制御される。したがっ
て、モ−タの回転速度を制御する制御回路をデジタル回
路で構成することができ、構成の簡略化を図ることがで
きる。
では、速度偏差カウント手段の出力が前記駆動信号に変
換される。変換手段に備えられるクロック発生手段は、
予め定める周波数のクロック信号を発生し、比較手段で
は速度偏差カウント手段の出力とクロック発生手段から
のクロック信号とをデジタルデ−タとして大小を判定
し、判定された大小関係に対応して、ハイレベルあるい
はロ−レベルとなる信号を駆動信号として出力する。こ
れにより、前記各パルスの偏差に対応するパルス幅のパ
ルス幅変調された駆動信号が発生され、モ−タの回転速
度が前記基準速度となるように制御される。したがっ
て、モ−タの回転速度を制御する制御回路をデジタル回
路で構成することができ、構成の簡略化を図ることがで
きる。
【図１】本発明の一実施例のモ−タの制御回路に備えら
れるＰＷＭ回路１１のブロック図である。
れるＰＷＭ回路１１のブロック図である。
【図２】モ−タの制御回路１２のブロック図である。
【図３】制御回路１２に備えられる速度偏差アップダウ
ンカウンタ１６のブロック図である。
ンカウンタ１６のブロック図である。
【図４】モ−タ制御回路１２の動作を説明するタイミン
グチャ−トである。
グチャ−トである。
【図５】モ−タ制御回路１２のデジタル集積回路による
構成例を示す回路図である。
構成例を示す回路図である。
【図６】アナログ回路で構成されたパルス幅変調回路１
のブロック図である。
のブロック図である。
１１……ＰＷＭ回路 １２……モ−タ制御回路 １３……モ−タ １４……速度設定部 １５……レ−トマルチプライヤ １６……速度偏差アップダウンカウンタ １７……速度パルス発生回路 １９……ゲイン設定部
Claims (1)
- 【請求項１】モ−タの回転により発生され回転速度に対
応する周波数を有する速度パルスと、当該モ−タの予め
定める基準速度に対応する周波数の基準パルスとの偏差
を求め、当該偏差に対応するようにパルス幅変調された
駆動信号を発生して、モ−タの回転速度を前記基準速度
となるように制御するモ−タの制御回路において、 前記速度パルスを発生する速度パルス発生手段と、 前記予め定める基準速度に対応する周波数の基準パルス
を発生する基準パルス発生手段と、 前記速度パルスおよび基準パルスのいずれか一方が入力
しているときにアップカウンドし、速度パルスおよび基
準パルスのいずれか他方が入力しているときにダウンカ
ウントしてカウント値を出力する速度偏差カウント手段
と、 速度偏差カウント手段の出力を前記駆動信号に変換する
変換手段であって、 予め定める周波数のクロック信号を発生するクロック発
生手段と、 速度偏差カウント手段の出力とクロック発生手段からの
クロック信号とをデジタルデ−タとして大小を判定し、
判定された大小関係に対応して、ハイレベルあるいはロ
−レベルとなる信号を駆動信号として出力する比較手段
とを備える変換手段とを含むことを特徴とするモ−タの
制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4036634A JPH05236780A (ja) | 1992-02-24 | 1992-02-24 | モ−タの制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4036634A JPH05236780A (ja) | 1992-02-24 | 1992-02-24 | モ−タの制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05236780A true JPH05236780A (ja) | 1993-09-10 |
Family
ID=12475275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4036634A Pending JPH05236780A (ja) | 1992-02-24 | 1992-02-24 | モ−タの制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05236780A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8466645B2 (en) | 2010-11-29 | 2013-06-18 | Minebea Motor Manufacturing Corporation | Motor control circuit |
-
1992
- 1992-02-24 JP JP4036634A patent/JPH05236780A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8466645B2 (en) | 2010-11-29 | 2013-06-18 | Minebea Motor Manufacturing Corporation | Motor control circuit |
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