JPS6142014A - デイジタル式速度制御装置 - Google Patents
デイジタル式速度制御装置Info
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- JPS6142014A JPS6142014A JP16315684A JP16315684A JPS6142014A JP S6142014 A JPS6142014 A JP S6142014A JP 16315684 A JP16315684 A JP 16315684A JP 16315684 A JP16315684 A JP 16315684A JP S6142014 A JPS6142014 A JP S6142014A
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
- H02P23/00—Arrangements or methods for the control of AC motors characterised by a control method other than vector control
- H02P23/18—Controlling the angular speed together with angular position or phase
- H02P23/186—Controlling the angular speed together with angular position or phase of one shaft by controlling the prime mover
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Control Of Velocity Or Acceleration (AREA)
- Control Of Electric Motors In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はディジタル式速度制御装置に関するものである
。
。
従来例の構成とその問題点
第１図はディジタル式速度制御装置の従来例であり、１
は被制御体（モータまたはモータに上り駆動される回転
体ン、２は被制御体１０回転数を検出する回転検出器（
以下ＦＧと記す）、３はディジタル速度比較手段、４は
ディジタル・アナログ変換器の１種であるパルス幅変調
手段（以下ＰＷＭと記す）、６は平滑用フィルタ（以下
ＬＰＦと記す）、６はアナログ式補償フィルタ、７は被
制御体１を駆動する駆動手段である。。
は被制御体（モータまたはモータに上り駆動される回転
体ン、２は被制御体１０回転数を検出する回転検出器（
以下ＦＧと記す）、３はディジタル速度比較手段、４は
ディジタル・アナログ変換器の１種であるパルス幅変調
手段（以下ＰＷＭと記す）、６は平滑用フィルタ（以下
ＬＰＦと記す）、６はアナログ式補償フィルタ、７は被
制御体１を駆動する駆動手段である。。
以上の構成により、被制御体１の回転数すなわち回転速
度はＦＧ２により速度に比例した周波数の信号（ＦＧ倍
信号Ｓｌとして検出する。そして、このＦＧ信号Ｓ１を
ディジタル速度比較手段３に入力し、クロックパルスＣ
Ｋ１によりその周波数をディジタル的に弁別し、ディジ
タル速度誤差情報Ｄ１を検出する。得られた速度誤差情
報Ｄ１はＮビットの２値信号であるから、ＰＷＭ４でク
ロックパルスＣＫ２によりパルス幅変調したＰＷＭ派Ｓ
ＰｗＭに変換する。このＰＷＭ波”ＰＷＭは方形波であ
るから直流化するためＫＬＰＦ５に通す。
度はＦＧ２により速度に比例した周波数の信号（ＦＧ倍
信号Ｓｌとして検出する。そして、このＦＧ信号Ｓ１を
ディジタル速度比較手段３に入力し、クロックパルスＣ
Ｋ１によりその周波数をディジタル的に弁別し、ディジ
タル速度誤差情報Ｄ１を検出する。得られた速度誤差情
報Ｄ１はＮビットの２値信号であるから、ＰＷＭ４でク
ロックパルスＣＫ２によりパルス幅変調したＰＷＭ派Ｓ
ＰｗＭに変換する。このＰＷＭ波”ＰＷＭは方形波であ
るから直流化するためＫＬＰＦ５に通す。
アナログ式補償フィルタ６はＬＰＦ５の出力を入力とし
、定常状態での直流電位を基準電圧ｖＤＤ／２に固定す
るためのものである。そして、補償フィルタｅの出力を
駆動手段７に導ひき、駆動手段７波形図、第３図は補償
フィルタ６の具体回路例、第４図は第３図の回路の周波
数特性曲線図である。
、定常状態での直流電位を基準電圧ｖＤＤ／２に固定す
るためのものである。そして、補償フィルタｅの出力を
駆動手段７に導ひき、駆動手段７波形図、第３図は補償
フィルタ６の具体回路例、第４図は第３図の回路の周波
数特性曲線図である。
第２図において、ＳＬＡ、５ＰＲＶｉＦ Ｇ信号Ｓ１と
クロックパルスＣＫ１とから作成したラッチパルス、プ
リセットパルスであり、Ｍビットの２進カウンタで構成
されるディジタル速度比較手段３の出力を取出すラッチ
パルス”ＬＡ と速度比較手段３のカウンタに初期値
設定を行なうプリセットパルスＳＰＲである。ラッチパ
ルス”ＬＡ ｄプリセットパルスＳＰＲよシもタイミン
グ的に先行させている。ＳＴＺは速度比較手段３のディ
ジタル的な動作をアナログ表示した台形波である。Ｔ、
は速度比較の基準周期、ＴＦＧはＦＧ信号Ｓ１の周期を
示す。Ａは”ＦＧ＞Ｔｉ の状態で被制御体１の回転速
度が基準速度に比べて遅い状態であり、台形波ＳＴｚ
の“Ｌ”レベルをラッチ（サンプリングし、加速指令を
出す。Ｂは”ＦＧ””ｉ の状態で回転速度が基準速度
と等しい状態であり、台形波ＳＴｚ の傾斜部中央位置
をラッチする。ＣはＴＦＧくＴ、の状態で回転速度が基
準速度に比べて遅い状態であり、台形波”ＴＺ の”Ｈ
″レベルラッチし減速指令を出す。従って、Ｂの定常状
態がらＡまたはＣの過渡状態にずれると加速ま声は減速
の指令を発し、被制御体１を定常状態に戻す動作をする
。
クロックパルスＣＫ１とから作成したラッチパルス、プ
リセットパルスであり、Ｍビットの２進カウンタで構成
されるディジタル速度比較手段３の出力を取出すラッチ
パルス”ＬＡ と速度比較手段３のカウンタに初期値
設定を行なうプリセットパルスＳＰＲである。ラッチパ
ルス”ＬＡ ｄプリセットパルスＳＰＲよシもタイミン
グ的に先行させている。ＳＴＺは速度比較手段３のディ
ジタル的な動作をアナログ表示した台形波である。Ｔ、
は速度比較の基準周期、ＴＦＧはＦＧ信号Ｓ１の周期を
示す。Ａは”ＦＧ＞Ｔｉ の状態で被制御体１の回転速
度が基準速度に比べて遅い状態であり、台形波ＳＴｚ
の“Ｌ”レベルをラッチ（サンプリングし、加速指令を
出す。Ｂは”ＦＧ””ｉ の状態で回転速度が基準速度
と等しい状態であり、台形波ＳＴｚ の傾斜部中央位置
をラッチする。ＣはＴＦＧくＴ、の状態で回転速度が基
準速度に比べて遅い状態であり、台形波”ＴＺ の”Ｈ
″レベルラッチし減速指令を出す。従って、Ｂの定常状
態がらＡまたはＣの過渡状態にずれると加速ま声は減速
の指令を発し、被制御体１を定常状態に戻す動作をする
。
ここで、速度比較手段３においては定常状態Ｂの出力を
中央値、即ちＰＷＭ４の出力がデユーティ６０チとなる
ように決めた訳であるが、ＰＷＭ波ＳＰｗＭをＬＰＦｓ
で直流化して、即駆動手段７に導びいても必ずしもこの
条件は守られない。それは、被制御体１が固有の入出力
特性を持っためであり、補償フィルタ６が必要となる。
中央値、即ちＰＷＭ４の出力がデユーティ６０チとなる
ように決めた訳であるが、ＰＷＭ波ＳＰｗＭをＬＰＦｓ
で直流化して、即駆動手段７に導びいても必ずしもこの
条件は守られない。それは、被制御体１が固有の入出力
特性を持っためであり、補償フィルタ６が必要となる。
補償フィルタ６は゛、ディジタル速度比較手段３と被制
御体１とのマツチングをとる意味を持っており、第３図
に示す一般的な比例積分回路を用いる。この回路は、第
４図に示すように直流領域のゲインを無限大（実際には
オペアンプの直流ゲイン）にできるため、上述の矛盾を
解消できる。即ち、第３図に示すようなオペアンプ８
（Ｄ ’ｉＥ ４（１人力十に基準電圧ｖＤＤ／２を与
え、逆相入力−に一端が接続され、他端を入力端とする
入力抵抗Ｒ，出力端と逆相入力−との間に直列接続され
た帰還抵抗Ｒｆと帰還コンデンサＣｆを接続しＣ成る回
路を用いる。基準電圧ｖＤＤ／２は、回路の電源電圧ｖ
ＤＤの１／２の値であり、ＰＷＭ波ＳＦＷＭのｆ ニー
ティ６０チに対応する。このようにすれば、被制御体１
の特性にかかわらず、基準電圧ｖＤＤ／２にＬＰＦｓの
出力レベルが一致するようにできるため、ＦＧ信号Ｓ１
の周期”ＦＧ が常に基準周期Ｔｉと一致するように制
御することができる。
御体１とのマツチングをとる意味を持っており、第３図
に示す一般的な比例積分回路を用いる。この回路は、第
４図に示すように直流領域のゲインを無限大（実際には
オペアンプの直流ゲイン）にできるため、上述の矛盾を
解消できる。即ち、第３図に示すようなオペアンプ８
（Ｄ ’ｉＥ ４（１人力十に基準電圧ｖＤＤ／２を与
え、逆相入力−に一端が接続され、他端を入力端とする
入力抵抗Ｒ，出力端と逆相入力−との間に直列接続され
た帰還抵抗Ｒｆと帰還コンデンサＣｆを接続しＣ成る回
路を用いる。基準電圧ｖＤＤ／２は、回路の電源電圧ｖ
ＤＤの１／２の値であり、ＰＷＭ波ＳＦＷＭのｆ ニー
ティ６０チに対応する。このようにすれば、被制御体１
の特性にかかわらず、基準電圧ｖＤＤ／２にＬＰＦｓの
出力レベルが一致するようにできるため、ＦＧ信号Ｓ１
の周期”ＦＧ が常に基準周期Ｔｉと一致するように制
御することができる。
ここで、第４図に示す周波数特性曲線の伝達関数Ｇ（Ｓ
）及び周波数ｆ１．ｆ２は周知の如く次式で計算される
。
）及び周波数ｆ１．ｆ２は周知の如く次式で計算される
。
・・・・・・・・・（２）
ｆ１＝７で７
、う
但し、Ｔ１＝＝Ｒｉ・Ｃｆ、Ｔ２＝Ｒｆ−ＣｆＳＳは゛
プラス演算子である。
プラス演算子である。
（１）式はさらＫ（４）式に展開できる。
これから、第３図の回路が比例要素（第１項）と積分要
素（第２項）を有する比例積分回路であることは明らか
である。また、Ｒｆ＝Ｏとすれば積分要素のみの積分回
路である。
素（第２項）を有する比例積分回路であることは明らか
である。また、Ｒｆ＝Ｏとすれば積分要素のみの積分回
路である。
以上の説明で明らかなように、結局のところ基準はアナ
ログ値ＶＤＤ／２で与えていることになり、ディジタル
化された速度制御装置であるにもかかわらず、基準電圧
Ｖ ＤＤ／２のバラツキや、ＰＷＭ波ＳＰＷＭの歪、”
Ｌ’、”Ｈ”レベルのノくラツキ等の要因によるずれを
生じたり、温度や経時変化の影響を受ける等の問題点が
あった０ 発明の目的 本発明は上記従来の問題点を解消するものであり、係る
補償フィルタをディジタル化することによりアナログ要
素に影響されないディジタル式速度制御装置を提供する
ことを目的とするものである０ 発明の構成 本発明は、被制御体の速度誤差情報をディジタル的に検
出する速度比較手段と、前記速度比較手段の出力を入力
ディジタル信号とし、基準ディジタル信号との差の絶対
値に比例した周波数にタロツクパルスを分局する分周手
段と、前記分周手段の出力をクロックへ力とし、かつ前
記入力ディジタル信号の最上位の少なくとも１ビットを
アップダウン信号入゛力とするアップダウンカウンタと
を具備し、前記アップダウンカウンタの出力ディジタル
信号により前記被制御体を制御するものであり、基準値
を基準ディジタル信号で与えることによりアナログ要素
に影響されない完全ディジタル式の速度制御装置を提供
できる０ 本発明はまた、入力ディジタル信号と基準ディジタル信
号とを大小判別する大小判別手段を新たに設け、この大
小判別手段の出力をアップダウンカウンタのアップダウ
ン信号入力として用いることＫより、基準ディジタル信
号を任意な値に設定することができる。
ログ値ＶＤＤ／２で与えていることになり、ディジタル
化された速度制御装置であるにもかかわらず、基準電圧
Ｖ ＤＤ／２のバラツキや、ＰＷＭ波ＳＰＷＭの歪、”
Ｌ’、”Ｈ”レベルのノくラツキ等の要因によるずれを
生じたり、温度や経時変化の影響を受ける等の問題点が
あった０ 発明の目的 本発明は上記従来の問題点を解消するものであり、係る
補償フィルタをディジタル化することによりアナログ要
素に影響されないディジタル式速度制御装置を提供する
ことを目的とするものである０ 発明の構成 本発明は、被制御体の速度誤差情報をディジタル的に検
出する速度比較手段と、前記速度比較手段の出力を入力
ディジタル信号とし、基準ディジタル信号との差の絶対
値に比例した周波数にタロツクパルスを分局する分周手
段と、前記分周手段の出力をクロックへ力とし、かつ前
記入力ディジタル信号の最上位の少なくとも１ビットを
アップダウン信号入゛力とするアップダウンカウンタと
を具備し、前記アップダウンカウンタの出力ディジタル
信号により前記被制御体を制御するものであり、基準値
を基準ディジタル信号で与えることによりアナログ要素
に影響されない完全ディジタル式の速度制御装置を提供
できる０ 本発明はまた、入力ディジタル信号と基準ディジタル信
号とを大小判別する大小判別手段を新たに設け、この大
小判別手段の出力をアップダウンカウンタのアップダウ
ン信号入力として用いることＫより、基準ディジタル信
号を任意な値に設定することができる。
さらに、入力ディジタル信号に係数を乗じる乗算手段と
、この乗算手段の出力とアップダウンカウンタの出力と
を加算または減算する加算または減算手段を新たに設け
、前記の積分要素に比例要素を付加した構成を採ること
ができる。
、この乗算手段の出力とアップダウンカウンタの出力と
を加算または減算する加算または減算手段を新たに設け
、前記の積分要素に比例要素を付加した構成を採ること
ができる。
実施例の説明
第５図は本発明の基本構成を示すディジタル式速度制御
装置の電気的ブロック図である。第６図。
装置の電気的ブロック図である。第６図。
第７図は第５図中のディジタルフィルタ８の具体構成例
である。
である。
第６図本発明の第１図従来例との構成上の差異は、アナ
ログ式補償フィルタ６を除去し、ディジタルフィルタ８
を新たな構成要素として用いている点であり、ディジタ
ルフィルタ８はディジタル速度比較手段３とＰＷＭ４と
の間に設け、速度比較手段３の速度誤差情報Ｄ１ を人
力ディジタル信号とし、ディジタル的にフィルタ特性を
付加した出力ディジタル信号Ｄ２またはＤ４をＰＷＭ４
の入力゛としてＰＷＭ波ＳＰＷＭに変換する構成として
いる。
ログ式補償フィルタ６を除去し、ディジタルフィルタ８
を新たな構成要素として用いている点であり、ディジタ
ルフィルタ８はディジタル速度比較手段３とＰＷＭ４と
の間に設け、速度比較手段３の速度誤差情報Ｄ１ を人
力ディジタル信号とし、ディジタル的にフィルタ特性を
付加した出力ディジタル信号Ｄ２またはＤ４をＰＷＭ４
の入力゛としてＰＷＭ波ＳＰＷＭに変換する構成として
いる。
さらに、ディジタルフィルタ８は基準値を基準ディジタ
ル信号Ｄ０で与え、かつ第３のクロックパルスＣＫ３に
よりそのフィルタ特性を設定することができる。
ル信号Ｄ０で与え、かつ第３のクロックパルスＣＫ３に
よりそのフィルタ特性を設定することができる。
以下第６図、第７図によりディジタルフィルタ８の具体
例につき詳細に説明する。
例につき詳細に説明する。
第６図において、８ａは大小判別手段、８ｂは分周手段
、８Ｃはアップダウンカラン、り、８ｄは乗算手段、８
ｅは加算手段である。
、８Ｃはアップダウンカラン、り、８ｄは乗算手段、８
ｅは加算手段である。
入力ディジタル信号Ｄ１すなわち速度比較手段３の速度
誤差情報は大小判別手段８ａの入力とし、基準ディジタ
ル信号Ｄ０との大小判別を行ない、例えばＤｏ〉Ｄ、の
とき”Ｌ″ （またはＨ”）、Ｄ０≦Ｄ１のとき”Ｈ”
（または”Ｌ″）の出力、或いはＤｏくＤｌのとき”
Ｌ″ （またはＨ″）、Ｄ０≧Ｄ１のとき”Ｈ” （ま
たは”Ｉ、’）の出力を得る。分周手段ａｂＫは入力デ
ィジタル信号Ｄ１と基準ディジタル信号Ｄ０及びクロッ
クパルスＣＫ３を入力し、ＤｌとＤｏの差の絶対値ＩＤ
、−Ｄ。
誤差情報は大小判別手段８ａの入力とし、基準ディジタ
ル信号Ｄ０との大小判別を行ない、例えばＤｏ〉Ｄ、の
とき”Ｌ″ （またはＨ”）、Ｄ０≦Ｄ１のとき”Ｈ”
（または”Ｌ″）の出力、或いはＤｏくＤｌのとき”
Ｌ″ （またはＨ″）、Ｄ０≧Ｄ１のとき”Ｈ” （ま
たは”Ｉ、’）の出力を得る。分周手段ａｂＫは入力デ
ィジタル信号Ｄ１と基準ディジタル信号Ｄ０及びクロッ
クパルスＣＫ３を入力し、ＤｌとＤｏの差の絶対値ＩＤ
、−Ｄ。
に比例した周波数にクロックパルスＣＫ３を分周し、分
周出力Ｓ３を得る。
周出力Ｓ３を得る。
アップダウンカウンタ８Ｃには分周出力Ｓ３をクロック
入力とし、かつ大小判別出力Ｓ２をアップダウン信号入
力として、アップダウン信号が”Ｌ″のときアップ（ま
たはダウン）カウントし、“Ｈ＃のときダウン（または
アップ）カウントするように構成する。このようにすれ
ば、アップダウンカウンタ８Ｃは入力ディジタル信号Ｄ
１ と基準ディジタル信号の差の絶対値ＩＤ１−Ｄｏｌ
と大小関係に応じてアンプまたはダウンカウント動作す
る。即ち、積分動作を行なうことができる。これは第３
図の回路動作をディジタル的に具現したものである。
入力とし、かつ大小判別出力Ｓ２をアップダウン信号入
力として、アップダウン信号が”Ｌ″のときアップ（ま
たはダウン）カウントし、“Ｈ＃のときダウン（または
アップ）カウントするように構成する。このようにすれ
ば、アップダウンカウンタ８Ｃは入力ディジタル信号Ｄ
１ と基準ディジタル信号の差の絶対値ＩＤ１−Ｄｏｌ
と大小関係に応じてアンプまたはダウンカウント動作す
る。即ち、積分動作を行なうことができる。これは第３
図の回路動作をディジタル的に具現したものである。
ここで、Ｄｌ〉Ｄｏのときをダウンとすれば出力ディジ
タル信号Ｄ２の極性は負極性となり、第３図の従来例と
同極性となる。逆にＤ１〕〉Ｄｏのときをアンプとすれ
ば正極性となる。即ち、アップとダウンの設定で正極性
にも負極性にもできる。
タル信号Ｄ２の極性は負極性となり、第３図の従来例と
同極性となる。逆にＤ１〕〉Ｄｏのときをアンプとすれ
ば正極性となる。即ち、アップとダウンの設定で正極性
にも負極性にもできる。
一方、乗算手段８ｄには入力ディジタル信号Ｄ１を入力
し、係数Ｋを乗じた出力ディジタル信号Ｄ３を得る。さ
らに１加算または減算手段８ｅにおいて、アップダウン
カウンタ８Ｃの出力Ｄ２と乗算手段８ｄの出力Ｄ３とを
加算または減算し、出力ディジタル信号Ｄ４を得る。
し、係数Ｋを乗じた出力ディジタル信号Ｄ３を得る。さ
らに１加算または減算手段８ｅにおいて、アップダウン
カウンタ８Ｃの出力Ｄ２と乗算手段８ｄの出力Ｄ３とを
加算または減算し、出力ディジタル信号Ｄ４を得る。
ここで、加算または減算手段８ｅはアップダウンカウン
タ８Ｃと乗算手段８ｄとの極性が同一の場合は加算を行
ない、逆の場合は減算を行なう構成とする。
タ８Ｃと乗算手段８ｄとの極性が同一の場合は加算を行
ない、逆の場合は減算を行なう構成とする。
このようにして得られたアップダウンカウンタ８Ｃの出
力ディジタル信号Ｄ２は積分された出力であり、乗算手
段８ｄの出力ディジタル信号Ｄ３は係数のかかった比例
出力である。しかるに、加算または減算手段８θの出力
ディジタル信号Ｄ４は比例積分出力である。そこで、第
６図のディンタルフィルタ８を比例積分要素とする場合
は加算または減算手段８ｅの出力ディジタル信号Ｄ４を
用いれば良く、積分要素のみとする場合はアップダウン
カウンタ８Ｃの出力ディジタル信号Ｄ２を用いれば良い
。後者の場合は乗算手段８ｄと加算または減算手段８ｅ
は不要であり削除できる０第７図は第６図の構成を簡素
化した第２実施例である。即ち、大小判別手段８ａを除
去し、アップダウンカウンタ８Ｃのアップダウン信号入
力には、入力ディジタル信号Ｄ１の最上位の少なくとも
１ビットＳ４を用いる構成とする。例えば、基準ディジ
タル信号り。を入力ディジタル信号Ｄ１の中央値（１／
２） １０〜０（または０１〜１）に設定し、入力ディ
ジタル信号Ｄ１ の最上位の１ビットＳ４をアップダウ
ン信号とし１用いる０こりようにすれば、大小判別手段
８ａを除去した構成にできる。但し、大小判別手段８ａ
を有す第６図実施例では基準ディジタル信号Ｄ０を任意
の値に設定できる特長がある。しかし、係るディジタル
一式速度制御装置では、速度比較手段３のダイナミック
レンジを広くとる必要から、入力ディジタル信号Ｄ１の
中央値を基準ディジタル信号Ｄ０として用いるのが望ま
しく、この点では第７図の構成で十分である。
力ディジタル信号Ｄ２は積分された出力であり、乗算手
段８ｄの出力ディジタル信号Ｄ３は係数のかかった比例
出力である。しかるに、加算または減算手段８θの出力
ディジタル信号Ｄ４は比例積分出力である。そこで、第
６図のディンタルフィルタ８を比例積分要素とする場合
は加算または減算手段８ｅの出力ディジタル信号Ｄ４を
用いれば良く、積分要素のみとする場合はアップダウン
カウンタ８Ｃの出力ディジタル信号Ｄ２を用いれば良い
。後者の場合は乗算手段８ｄと加算または減算手段８ｅ
は不要であり削除できる０第７図は第６図の構成を簡素
化した第２実施例である。即ち、大小判別手段８ａを除
去し、アップダウンカウンタ８Ｃのアップダウン信号入
力には、入力ディジタル信号Ｄ１の最上位の少なくとも
１ビットＳ４を用いる構成とする。例えば、基準ディジ
タル信号り。を入力ディジタル信号Ｄ１の中央値（１／
２） １０〜０（または０１〜１）に設定し、入力ディ
ジタル信号Ｄ１ の最上位の１ビットＳ４をアップダウ
ン信号とし１用いる０こりようにすれば、大小判別手段
８ａを除去した構成にできる。但し、大小判別手段８ａ
を有す第６図実施例では基準ディジタル信号Ｄ０を任意
の値に設定できる特長がある。しかし、係るディジタル
一式速度制御装置では、速度比較手段３のダイナミック
レンジを広くとる必要から、入力ディジタル信号Ｄ１の
中央値を基準ディジタル信号Ｄ０として用いるのが望ま
しく、この点では第７図の構成で十分である。
なお、第６図、第７図のアップダウンカウンタＢａｔ／
Ｃはオーバーフロー、アンダーフロ一対策を付加する必
要がある。これは、アップ指令でカウンタ出力Ｄ２が最
大値になったらカウント停止し、次のダウン指令でダウ
ンカウントするようにし、かつダウン指令で最小値罠な
ったらカウント停【１１し、次のアップ指令でアップカ
ウントするように構成する。さらに、加算または減算手
段８ｅの出力Ｄ４はリミッタ回路（不図示）を通し、入
力ディジタル信号Ｄ１のビット数と等しくなるよう構成
してもよい。
Ｃはオーバーフロー、アンダーフロ一対策を付加する必
要がある。これは、アップ指令でカウンタ出力Ｄ２が最
大値になったらカウント停止し、次のダウン指令でダウ
ンカウントするようにし、かつダウン指令で最小値罠な
ったらカウント停【１１し、次のアップ指令でアップカ
ウントするように構成する。さらに、加算または減算手
段８ｅの出力Ｄ４はリミッタ回路（不図示）を通し、入
力ディジタル信号Ｄ１のビット数と等しくなるよう構成
してもよい。
以上説明したディジタルフィルタ８の伝達関数Ｇ（Ｓ）
は・ となる。これは（４）式をＴ２／Ｔ１＝に、Ｔ１＝１／
ｆ′ｃＫ３と置いたときの弐にほかならない。ここで、
Ｋは乗算手段８ｄの係数、ｆｃＫ３はクロックパルスＣ
Ｋ３を分周手段８ｂで分周して得られる分周出力Ｓ３の
最小周波数、即ちＩＤ、−Ｄ０１＝１のときの分周出力
Ｓ３の周波数である。
は・ となる。これは（４）式をＴ２／Ｔ１＝に、Ｔ１＝１／
ｆ′ｃＫ３と置いたときの弐にほかならない。ここで、
Ｋは乗算手段８ｄの係数、ｆｃＫ３はクロックパルスＣ
Ｋ３を分周手段８ｂで分周して得られる分周出力Ｓ３の
最小周波数、即ちＩＤ、−Ｄ０１＝１のときの分周出力
Ｓ３の周波数である。
なお、公知の積分特性、比例積分特性を持つディジタル
フィルタは、通常累積加算、により達成される。この場
合の入力、出力ディジタル信号は共に離散的に変化し、
アナログ式のような滑らかな特性は得られない。これに
対し、本発明に適用したディジタルフィルタであると入
力ディジタル信号が離散的であるＫもかかわらず、出力
ディジタル信号はカウント動作により得られるため、離
散的でなく、より連続的に変化する。従って、極めテア
ナログ弐に近いフィルタ特性が得られる０発明の効果 本発明のディジタル式速度制御装置は、速度比較手段と
、分局手段と、アップダウンカウンタ、さらには乗算手
段、加算または減算手段、大小判別手段を設けることに
より、基準値をディジタル信号で与えることができ、ア
ナログ要素に影響されない完全ディジタル化を計ること
ができる。°、ｔた、ディジタルフィルタの特性は極め
てアナログ式に近い特性とすることができ、かつフィル
タ特性はクロックパルスにより設定でき温度、経時変化
の影響を受けることがない等多くの特徴を有し、その実
用的効果は大である。
フィルタは、通常累積加算、により達成される。この場
合の入力、出力ディジタル信号は共に離散的に変化し、
アナログ式のような滑らかな特性は得られない。これに
対し、本発明に適用したディジタルフィルタであると入
力ディジタル信号が離散的であるＫもかかわらず、出力
ディジタル信号はカウント動作により得られるため、離
散的でなく、より連続的に変化する。従って、極めテア
ナログ弐に近いフィルタ特性が得られる０発明の効果 本発明のディジタル式速度制御装置は、速度比較手段と
、分局手段と、アップダウンカウンタ、さらには乗算手
段、加算または減算手段、大小判別手段を設けることに
より、基準値をディジタル信号で与えることができ、ア
ナログ要素に影響されない完全ディジタル化を計ること
ができる。°、ｔた、ディジタルフィルタの特性は極め
てアナログ式に近い特性とすることができ、かつフィル
タ特性はクロックパルスにより設定でき温度、経時変化
の影響を受けることがない等多くの特徴を有し、その実
用的効果は大である。
第１図は従来のディジタル式速度制御装置を示す電気的
ブロック図、第２図はディジタル速度比較手段の動作波
形図、第３図はアナログ式補償フィルタを示す回路図、
第４図は第３図の周波級特性曲線図、第６図は本発明に
おける一実施例のディジタル式速度制御装置を示す電気
的ブロック図、第６図、第７図はディジタルフィルタの
第１．第２の具体例を示す電気的ブロック図である。 ３ ・・・ディジタル速度比較手段、８・ ・・ディジ
タルフィルタ、８ａ・・・・・・大小判別手段、８ｂ
・分周手段、８Ｃ・・・・・・アップダウンカウンタ、
８ｄ・・・・・乗算手段、８ｅ・・・・加算または減算
手段。 第１図 ｌ 第５図
ブロック図、第２図はディジタル速度比較手段の動作波
形図、第３図はアナログ式補償フィルタを示す回路図、
第４図は第３図の周波級特性曲線図、第６図は本発明に
おける一実施例のディジタル式速度制御装置を示す電気
的ブロック図、第６図、第７図はディジタルフィルタの
第１．第２の具体例を示す電気的ブロック図である。 ３ ・・・ディジタル速度比較手段、８・ ・・ディジ
タルフィルタ、８ａ・・・・・・大小判別手段、８ｂ
・分周手段、８Ｃ・・・・・・アップダウンカウンタ、
８ｄ・・・・・乗算手段、８ｅ・・・・加算または減算
手段。 第１図 ｌ 第５図
Claims (2)
- （１）被制御体の速度誤差情報をディジタル的に検出す
る速度比較手段と、前記速度比較手段の出力を入力ディ
ジタル信号とし、基準ディジタル信号との差の絶対値に
比例した周波数にクロックパルスを分周する分周手段と
、前記分周手段の出力をクロック入力とし、かつ前記入
力ディジタル信号の最上位の少なくとも１ビットまたは
前記入力ディジタル信号と前記基準ディジタル信号とを
大小判別する大小判別手段の出力をアップダウン信号入
力とするアップダウンカウンタとを具備し、前記アップ
ダウンカウンタの出力ディジタル信号により前記被制御
体の回転速度を制御することを特徴とするディジタル式
速度制御装置。 - （２）被制御体の速度誤差情報をディジタル的に検出す
る速度比較手段と、前記速度比較手段の出力を入力ディ
ジタル信号とし、基準ディジタル信号との差の絶対値に
比例した周波数にクロックパルスを分周する分周手段と
、前記分周手段の出力をクロック入力とし、かつ前記入
力ディジタル信号の最上位の少なくとも１ビットまたは
前記入力ディジタル信号と前記基準ディジタル信号とを
大小判別する大小判別手段の出力をアップダウン信号入
力とするアップダウンカウンタと、前記入力ディジタル
信号に係数を乗じる乗算手段と、前記アップダウンカウ
ンタの出力と前記乗算手段の出力とを加算または減算す
る加算または減算手段とを具備し、前記加算または減算
手段の出力ディジタル信号により前記被制御体の回転速
度を制御することを特徴とするディジタル式速度制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59163156A JPH0646872B2 (ja) | 1984-08-02 | 1984-08-02 | デイジタル式速度制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59163156A JPH0646872B2 (ja) | 1984-08-02 | 1984-08-02 | デイジタル式速度制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6142014A true JPS6142014A (ja) | 1986-02-28 |
| JPH0646872B2 JPH0646872B2 (ja) | 1994-06-15 |
Family
ID=15768288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59163156A Expired - Lifetime JPH0646872B2 (ja) | 1984-08-02 | 1984-08-02 | デイジタル式速度制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0646872B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63178782A (ja) * | 1987-01-17 | 1988-07-22 | Rohm Co Ltd | 位相サ−ボ装置 |
| JPS63181686A (ja) * | 1987-01-21 | 1988-07-26 | Fanuc Ltd | サ−ボモ−タ制御方式 |
| JPS63143098U (ja) * | 1987-03-10 | 1988-09-20 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5228328A (en) * | 1975-08-28 | 1977-03-03 | Seiko Epson Corp | Type head for thermal pinter |
-
1984
- 1984-08-02 JP JP59163156A patent/JPH0646872B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5228328A (en) * | 1975-08-28 | 1977-03-03 | Seiko Epson Corp | Type head for thermal pinter |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63178782A (ja) * | 1987-01-17 | 1988-07-22 | Rohm Co Ltd | 位相サ−ボ装置 |
| JPS63181686A (ja) * | 1987-01-21 | 1988-07-26 | Fanuc Ltd | サ−ボモ−タ制御方式 |
| JPS63143098U (ja) * | 1987-03-10 | 1988-09-20 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0646872B2 (ja) | 1994-06-15 |
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