JPH05241793A - 倍精度乗算器 - Google Patents
倍精度乗算器Info
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- JPH05241793A JPH05241793A JP4039265A JP3926592A JPH05241793A JP H05241793 A JPH05241793 A JP H05241793A JP 4039265 A JP4039265 A JP 4039265A JP 3926592 A JP3926592 A JP 3926592A JP H05241793 A JPH05241793 A JP H05241793A
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- 238000010586 diagram Methods 0.000 description 7
- 230000006870 function Effects 0.000 description 7
- 230000000295 complement effect Effects 0.000 description 4
- 238000004364 calculation method Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
Abstract
(57)【要約】
【目的】 乗数語長と被乗数語長との積に比例してハー
ドウェア量が増えず、小さな回路規模で、単精度でも効
率的な乗算動作を可能にする。 【構成】 倍精度の被乗数Ｘ及び乗数Ｙが入力すると、
その一部のデータが選択器５１，５２でそれぞれ選択さ
れた後、単精度乗算器５３で２次ブースアルゴリズムに
基づいて乗算される。この乗算結果は、レジスタ５４に
一時格納された後、加算器５５へ送られる。加算器５５
の出力を一時格納するレジスタ５６の出力は、シフト・
符号拡張器５７により、シフト及び符号拡張される。選
択器５８では、シフト・符号拡張器５７の出力または
“０”のいずれか一方を選択する。加算器５５では、レ
ジスタ５４の出力と選択器５８の出力を加算し、レジス
タ５６を介して倍精度乗算結果を出力する。
ドウェア量が増えず、小さな回路規模で、単精度でも効
率的な乗算動作を可能にする。 【構成】 倍精度の被乗数Ｘ及び乗数Ｙが入力すると、
その一部のデータが選択器５１，５２でそれぞれ選択さ
れた後、単精度乗算器５３で２次ブースアルゴリズムに
基づいて乗算される。この乗算結果は、レジスタ５４に
一時格納された後、加算器５５へ送られる。加算器５５
の出力を一時格納するレジスタ５６の出力は、シフト・
符号拡張器５７により、シフト及び符号拡張される。選
択器５８では、シフト・符号拡張器５７の出力または
“０”のいずれか一方を選択する。加算器５５では、レ
ジスタ５４の出力と選択器５８の出力を加算し、レジス
タ５６を介して倍精度乗算結果を出力する。
Description
【０００１】
【産業上の利用分野】本発明は、論理集積回路等におい
て、２次のｂｏｏｔｈ（ブース）アルゴリズムを用いて
倍精度のビット長のデータからなる乗数Ｙと被乗数Ｘと
の乗算を行う倍精度乗算器に関するものである。
て、２次のｂｏｏｔｈ（ブース）アルゴリズムを用いて
倍精度のビット長のデータからなる乗数Ｙと被乗数Ｘと
の乗算を行う倍精度乗算器に関するものである。
【０００２】
【従来の技術】従来、倍精度乗算器としては、例えば次
のような文献に記載されるものがあり、以下その構成を
図を用いて説明する。 文献；飯塚哲哉著「ＣＭＯＳ超ＬＳＩの設計」（1989−
4 −25）培風館、Ｐ．２２４−２２６ 図２は、前記文献等に記載された従来の倍精度乗算器の
一構成例を示すブロック図である。この倍精度乗算器
は、ｍ×ｎの２次のブース乗算器であり、ｎビットの乗
数Ｙ0 〜Ｙn-1 を２次のブースアルゴリズムに基づいて
デコードして複数のデコード出力ＣＯＥＦを出力するブ
ースデコーダ回路部１０と、複数のデコード出力ＣＯＥ
Ｆに基づき被乗数Ｘ0 〜Ｘm-1 の部分積を求める部分積
アレー回路部２０と、該部分積アレー回路部２０の出力
を最終加算してｍ＋ｎ−１ビットの積Ｄ0 〜Ｄm+n-2 を
出力する最終加算回路部３０とで、構成されている。
のような文献に記載されるものがあり、以下その構成を
図を用いて説明する。 文献；飯塚哲哉著「ＣＭＯＳ超ＬＳＩの設計」（1989−
4 −25）培風館、Ｐ．２２４−２２６ 図２は、前記文献等に記載された従来の倍精度乗算器の
一構成例を示すブロック図である。この倍精度乗算器
は、ｍ×ｎの２次のブース乗算器であり、ｎビットの乗
数Ｙ0 〜Ｙn-1 を２次のブースアルゴリズムに基づいて
デコードして複数のデコード出力ＣＯＥＦを出力するブ
ースデコーダ回路部１０と、複数のデコード出力ＣＯＥ
Ｆに基づき被乗数Ｘ0 〜Ｘm-1 の部分積を求める部分積
アレー回路部２０と、該部分積アレー回路部２０の出力
を最終加算してｍ＋ｎ−１ビットの積Ｄ0 〜Ｄm+n-2 を
出力する最終加算回路部３０とで、構成されている。
【０００３】ブースデコーダ回路部１０は、乗数Ｙ0 〜
Ｙn-1 をデコードするｎ÷２個（但し、ｎは偶数）のブ
ースデコーダ回路１１，１２，１３，１４，…で構成さ
れている。部分積アレー回路部２０は、シフタとキャリ
ー・セーブ・アダーで構成されたｎ÷２個の部分積アレ
ー回路２１，２２，２３，２４，…で構成されている。
各部分積アレー回路２１，２２，２３，２４，…は、被
乗数Ｘ0 〜Ｘm-1 を入力する複数の加算入力端子Ａ、複
数の桁上げ出力端子ＣＯ、及び複数の和出力端子ＳＯを
それぞれ有している。
Ｙn-1 をデコードするｎ÷２個（但し、ｎは偶数）のブ
ースデコーダ回路１１，１２，１３，１４，…で構成さ
れている。部分積アレー回路部２０は、シフタとキャリ
ー・セーブ・アダーで構成されたｎ÷２個の部分積アレ
ー回路２１，２２，２３，２４，…で構成されている。
各部分積アレー回路２１，２２，２３，２４，…は、被
乗数Ｘ0 〜Ｘm-1 を入力する複数の加算入力端子Ａ、複
数の桁上げ出力端子ＣＯ、及び複数の和出力端子ＳＯを
それぞれ有している。
【０００４】最終加算回路部３０は、各部分積アレー回
路２１，２２，２３，２４，…内のキャリー・セーブ・
アダー出力を最終加算する複数の最終加算回路３１，３
２，３３，３４，３５，３６，３７，３８，３９，４
０，４１，…で構成されている。各最終加算回路３１，
３２，…は、加算入力端子Ａ，Ｂ、桁上げ入力端子Ｃ
Ｉ、桁上げ出力端子ＣＯ、及び積Ｄを出力する和出力端
子Ｓをそれぞれ有している。
路２１，２２，２３，２４，…内のキャリー・セーブ・
アダー出力を最終加算する複数の最終加算回路３１，３
２，３３，３４，３５，３６，３７，３８，３９，４
０，４１，…で構成されている。各最終加算回路３１，
３２，…は、加算入力端子Ａ，Ｂ、桁上げ入力端子Ｃ
Ｉ、桁上げ出力端子ＣＯ、及び積Ｄを出力する和出力端
子Ｓをそれぞれ有している。
【０００５】次に、図２に示す倍精度乗算器の動作を説
明する。被乗数Ｘと乗数Ｙの積Ｄ＝Ｘ・Ｙは、２の補数
表記を用いて表すと、次式（１）のようになる。 この（１）式において、ｐは乗数Ｙのビット長を２で割
った数を超えてその数に一番近い整数である。ｙの添字
はビットの桁を表しており、０が最下位ビット（ＬＳ
Ｂ）で、数が増える方向が上位ビットとなる。右辺ｉ＝
１のときのΣの括弧内の第３項のｙの添字は−１となる
が、これはビットが存在しないのでｙ-1は“０”とな
る。
明する。被乗数Ｘと乗数Ｙの積Ｄ＝Ｘ・Ｙは、２の補数
表記を用いて表すと、次式（１）のようになる。 この（１）式において、ｐは乗数Ｙのビット長を２で割
った数を超えてその数に一番近い整数である。ｙの添字
はビットの桁を表しており、０が最下位ビット（ＬＳ
Ｂ）で、数が増える方向が上位ビットとなる。右辺ｉ＝
１のときのΣの括弧内の第３項のｙの添字は−１となる
が、これはビットが存在しないのでｙ-1は“０”とな
る。
【０００６】（１）式の右辺は、被乗数ＸとΣ以下で表
した式の積である。Σの項はｉ＝１からｐまであり、括
弧で括られている項と２の累乗の項の２種類で成り立っ
ている。前者を被乗数Ｘの第１の係数、後者を被乗数Ｘ
の第２の係数と呼ぶこととする。被乗数Ｘの第１の係数
のとりうる値は±２，±１，０である。被乗数Ｘの第２
の係数のとりうる値は２の偶数乗で、範囲は０〜２（ｐ
−１）である。ブースデコーダ回路１１，１２，…で
は、被乗数Ｘの第１の係数を実現するため、乗数Ｙのう
ちの３ビットの乗数デジットｙ2(i-1)+1，ｙ2(i-1)，ｙ
2(i-1)-1から±２，±１，０の５種類の値をそれぞれデ
コードする。被乗数Ｘの第１の係数と被乗数Ｘの積は、
各ブースデコーダ回路１１，１２，…から出力されるデ
コード出力ＣＯＥＦによって制御される各部分積アレー
回路２１，２２，…で実行される。
した式の積である。Σの項はｉ＝１からｐまであり、括
弧で括られている項と２の累乗の項の２種類で成り立っ
ている。前者を被乗数Ｘの第１の係数、後者を被乗数Ｘ
の第２の係数と呼ぶこととする。被乗数Ｘの第１の係数
のとりうる値は±２，±１，０である。被乗数Ｘの第２
の係数のとりうる値は２の偶数乗で、範囲は０〜２（ｐ
−１）である。ブースデコーダ回路１１，１２，…で
は、被乗数Ｘの第１の係数を実現するため、乗数Ｙのう
ちの３ビットの乗数デジットｙ2(i-1)+1，ｙ2(i-1)，ｙ
2(i-1)-1から±２，±１，０の５種類の値をそれぞれデ
コードする。被乗数Ｘの第１の係数と被乗数Ｘの積は、
各ブースデコーダ回路１１，１２，…から出力されるデ
コード出力ＣＯＥＦによって制御される各部分積アレー
回路２１，２２，…で実行される。
【０００７】各部分積アレー回路２１，２２，…は、１
ビット左シフタ、及び２の補数変換器等で構成され、前
記５種類のデコード出力ＣＯＥＦの場合において次のよ
うな処理〜を行う。 被乗数Ｘの第１の係数が＋２のとき、被乗数Ｘを１
ビット左シフトして出力する。 被乗数Ｘの第１の係数が＋１のとき、被乗数Ｘはそ
のまま出力する。 被乗数Ｘの第１の係数が０のとき、０を出力する。 被乗数Ｘの第１の係数が−１のとき、被乗数Ｘの２
の補数をとって出力する。 被乗数Ｘの第１の係数が−２のとき、被乗数Ｘを１
ビット左シフトし、２の補数をとって出力する。 各部分積アレー回路２１，２２，…は、Ｐ個だけ用意さ
れている。そして、被乗数Ｘの第２の係数は、各部分積
アレー回路２１，２２，…の出力するビット位置を適当
にずらすことによって実現できる。そこで、部分積アレ
ー回路２１，２２，…に、最終加算回路部３０の加算機
能を含めてΣを実行することにより、（１）式の積Ｄ＝
Ｘ・Ｙを求めることができる。
ビット左シフタ、及び２の補数変換器等で構成され、前
記５種類のデコード出力ＣＯＥＦの場合において次のよ
うな処理〜を行う。 被乗数Ｘの第１の係数が＋２のとき、被乗数Ｘを１
ビット左シフトして出力する。 被乗数Ｘの第１の係数が＋１のとき、被乗数Ｘはそ
のまま出力する。 被乗数Ｘの第１の係数が０のとき、０を出力する。 被乗数Ｘの第１の係数が−１のとき、被乗数Ｘの２
の補数をとって出力する。 被乗数Ｘの第１の係数が−２のとき、被乗数Ｘを１
ビット左シフトし、２の補数をとって出力する。 各部分積アレー回路２１，２２，…は、Ｐ個だけ用意さ
れている。そして、被乗数Ｘの第２の係数は、各部分積
アレー回路２１，２２，…の出力するビット位置を適当
にずらすことによって実現できる。そこで、部分積アレ
ー回路２１，２２，…に、最終加算回路部３０の加算機
能を含めてΣを実行することにより、（１）式の積Ｄ＝
Ｘ・Ｙを求めることができる。
【０００８】
【発明が解決しようとする課題】しかしながら、上記構
成の倍精度乗算器では、被乗数Ｘ及び乗数Ｙが倍精度の
乗算を２次のブースアルゴリズムを用いて行うため、乗
数Ｙ及び被乗数Ｘの語長の積に比例した数の部分積アレ
ー回路２１，２２，…を組んで構成している。そのた
め、倍精度乗算器をＬＳＩ等の集積回路で構成しても、
乗数語長と被乗数語長の積に比例してハードウェア量が
増大するので、回路規模が大きくなるという問題があ
る。しかも、単精度の演算時に冗長な回路動作が発生す
るため、演算効率が低下し、それらを解決することが困
難であった。
成の倍精度乗算器では、被乗数Ｘ及び乗数Ｙが倍精度の
乗算を２次のブースアルゴリズムを用いて行うため、乗
数Ｙ及び被乗数Ｘの語長の積に比例した数の部分積アレ
ー回路２１，２２，…を組んで構成している。そのた
め、倍精度乗算器をＬＳＩ等の集積回路で構成しても、
乗数語長と被乗数語長の積に比例してハードウェア量が
増大するので、回路規模が大きくなるという問題があ
る。しかも、単精度の演算時に冗長な回路動作が発生す
るため、演算効率が低下し、それらを解決することが困
難であった。
【０００９】本発明は、前記従来技術が持っていた課題
として、ハードウェア量が乗数語数と被乗数語数の積に
比例して増大すること、及び単精度の演算時に冗長な回
路動作が発生して演算効率が低下するという点について
解決した、ハードウェア量が乗数語長と被乗数語長の積
に比例して増えず、単精度でも効率的な動作が行える倍
精度乗算器を提供するものである。
として、ハードウェア量が乗数語数と被乗数語数の積に
比例して増大すること、及び単精度の演算時に冗長な回
路動作が発生して演算効率が低下するという点について
解決した、ハードウェア量が乗数語長と被乗数語長の積
に比例して増えず、単精度でも効率的な動作が行える倍
精度乗算器を提供するものである。
【００１０】
【課題を解決するための手段】本発明は、前記課題を解
決するために、２次ブースアルゴリズムを用いて倍精度
のビット長のデータからなる乗数Ｙと被乗数Ｘとの乗算
を行う倍精度乗算器において、制御信号ＣＸにより、前
記被乗数Ｘの一部のデータを選択して単精度のビット長
のデータを出力する第１の選択器と、制御信号ＣＹによ
り、前記乗数Ｙの一部のデータを選択して単精度のビッ
ト長のデータを出力する機能を有し、前記第１の選択器
の構成と同一またはビット選択位置が異なる第２の選択
器とを、備えている。
決するために、２次ブースアルゴリズムを用いて倍精度
のビット長のデータからなる乗数Ｙと被乗数Ｘとの乗算
を行う倍精度乗算器において、制御信号ＣＸにより、前
記被乗数Ｘの一部のデータを選択して単精度のビット長
のデータを出力する第１の選択器と、制御信号ＣＹによ
り、前記乗数Ｙの一部のデータを選択して単精度のビッ
ト長のデータを出力する機能を有し、前記第１の選択器
の構成と同一またはビット選択位置が異なる第２の選択
器とを、備えている。
【００１１】さらに、前記乗数Ｙの−１桁を２次ブース
デコーダで展開可能な機能を有し、前記２次ブースアル
ゴリズムに基づいて前記第１及び第２の選択器の出力を
乗算する単精度乗算器と、前記単精度乗算器の出力を一
時記憶する第１のレジスタと、前記第１のレジスタの出
力を第１の入力として該第１の入力と第２の入力とを加
算する加算器と、前記加算器の出力を一時記憶する第２
のレジスタと、制御信号ＳＡによって前記第２のレジス
タの出力をシフト及び符号拡張するシフト・符号拡張器
と、前記シフト・符号拡張器の出力と論理“０”とのい
ずれか一方を制御信号ＳＢにより選択して前記加算器に
前記第２の入力として与える第３の選択器とが、設けら
れている。
デコーダで展開可能な機能を有し、前記２次ブースアル
ゴリズムに基づいて前記第１及び第２の選択器の出力を
乗算する単精度乗算器と、前記単精度乗算器の出力を一
時記憶する第１のレジスタと、前記第１のレジスタの出
力を第１の入力として該第１の入力と第２の入力とを加
算する加算器と、前記加算器の出力を一時記憶する第２
のレジスタと、制御信号ＳＡによって前記第２のレジス
タの出力をシフト及び符号拡張するシフト・符号拡張器
と、前記シフト・符号拡張器の出力と論理“０”とのい
ずれか一方を制御信号ＳＢにより選択して前記加算器に
前記第２の入力として与える第３の選択器とが、設けら
れている。
【００１２】
【作用】本発明によれば、以上のように倍精度乗算器を
構成したので、倍精度の被乗数Ｘ及び乗数Ｙが入力され
ると、その一部のデータが第１，第２の選択器で選択さ
れ、単精度の乗算器へ送られる。単精度の乗算器では、
第１，第２の選択器の出力を入力し、乗数Ｙの−１桁を
２次ブースデコーダで展開すると共に、該第１，第２の
選択器の出力の乗算を行う。この乗算結果は、第１のレ
ジスタに一時格納された後、加算器の第１の入力端子へ
送られる。加算器の出力を一時格納する第２のレジスタ
の出力は、シフト・符号拡張器によって所定量だけシフ
ト及び符号拡張された後、第３の選択器へ送られる。第
３の選択器では、シフト・符号拡張器の出力または
“０”のいずれか一方を選択して加算器の第２の入力端
子へ送る。加算器では、第１，第２の入力端子から入力
されるデータを加算する。この加算結果は、第３のレジ
スタに一時格納された後、倍精度乗算結果として出力さ
れる。従って、前記課題を解決できるのである。
構成したので、倍精度の被乗数Ｘ及び乗数Ｙが入力され
ると、その一部のデータが第１，第２の選択器で選択さ
れ、単精度の乗算器へ送られる。単精度の乗算器では、
第１，第２の選択器の出力を入力し、乗数Ｙの−１桁を
２次ブースデコーダで展開すると共に、該第１，第２の
選択器の出力の乗算を行う。この乗算結果は、第１のレ
ジスタに一時格納された後、加算器の第１の入力端子へ
送られる。加算器の出力を一時格納する第２のレジスタ
の出力は、シフト・符号拡張器によって所定量だけシフ
ト及び符号拡張された後、第３の選択器へ送られる。第
３の選択器では、シフト・符号拡張器の出力または
“０”のいずれか一方を選択して加算器の第２の入力端
子へ送る。加算器では、第１，第２の入力端子から入力
されるデータを加算する。この加算結果は、第３のレジ
スタに一時格納された後、倍精度乗算結果として出力さ
れる。従って、前記課題を解決できるのである。
【００１３】
【実施例】図１は、本発明の一実施例を示す倍精度乗算
器の構成ブロック図である。この倍精度乗算器は、例え
ば、３２ビット×３２ビット＝６３ビットを５マシンサ
イクル（ＭＣ）で実行する回路である。なお、乗数Ｙ及
び被乗数Ｘを順次入力すれば、平均４ＭＣで実行可能で
ある。この倍精度乗算器は、３２ビットの被乗数Ｘのデ
ータから１７ビットのデータＭＰＹ−Ｘを選択信号ＣＸ
で選択する第１の選択器５１と、３２ビットの乗数Ｙの
データから１７ビットのデータＭＰＹ−Ｙを制御信号Ｃ
Ｘで選択する第２の選択器５２とを備え、それらの出力
側に単精度の乗算器５３が接続されている。
器の構成ブロック図である。この倍精度乗算器は、例え
ば、３２ビット×３２ビット＝６３ビットを５マシンサ
イクル（ＭＣ）で実行する回路である。なお、乗数Ｙ及
び被乗数Ｘを順次入力すれば、平均４ＭＣで実行可能で
ある。この倍精度乗算器は、３２ビットの被乗数Ｘのデ
ータから１７ビットのデータＭＰＹ−Ｘを選択信号ＣＸ
で選択する第１の選択器５１と、３２ビットの乗数Ｙの
データから１７ビットのデータＭＰＹ−Ｙを制御信号Ｃ
Ｘで選択する第２の選択器５２とを備え、それらの出力
側に単精度の乗算器５３が接続されている。
【００１４】単精度の乗算器５３は、第１，第２の選択
器５１，５２から出力されたデータＭＰＹ−Ｘ，ＭＰＹ
−Ｙを２次ブースアルゴリズムに基づいて乗算し、３２
ビットのデータＭＰＹ−Ｄを出力する機能を有し、その
出力側には、３２ビットの第１のレジスタ５４が接続さ
れている。このレジスタ５４は、乗算器５３から出力さ
れた３２ビットのデータＭＰＹ−Ｄを一時記憶し、所定
のタイミングで記憶した３２ビットのデータＡＤＤ−Ａ
を所定のタイミングで出力する機能を有し、その出力側
が、３３ビットの加算器５５の第１の入力端子Ａに接続
されている。加算器５５は、第１の入力端子Ａに入力さ
れた３２ビットのデータＡＤＤ−Ａの最上位ビット（Ｍ
ＳＢ）を１ビット、符号拡張し、それと、第２の入力端
子Ｂから入力される３３ビットのデータＡＤＤ−Ｂとを
加算し、出力端子Ｓから３３ビットの加算結果を出力す
る回路であり、その出力側に第２のレジスタ５６が接続
されている。レジスタ５６は、加算器５５から出力され
る３３ビットのデータを一時記憶し、その記憶された３
３ビットの出力データＯＵＴを所定のタイミングで出力
する機能を有し、その出力側にシフト・符号拡張器５７
が接続されている。
器５１，５２から出力されたデータＭＰＹ−Ｘ，ＭＰＹ
−Ｙを２次ブースアルゴリズムに基づいて乗算し、３２
ビットのデータＭＰＹ−Ｄを出力する機能を有し、その
出力側には、３２ビットの第１のレジスタ５４が接続さ
れている。このレジスタ５４は、乗算器５３から出力さ
れた３２ビットのデータＭＰＹ−Ｄを一時記憶し、所定
のタイミングで記憶した３２ビットのデータＡＤＤ−Ａ
を所定のタイミングで出力する機能を有し、その出力側
が、３３ビットの加算器５５の第１の入力端子Ａに接続
されている。加算器５５は、第１の入力端子Ａに入力さ
れた３２ビットのデータＡＤＤ−Ａの最上位ビット（Ｍ
ＳＢ）を１ビット、符号拡張し、それと、第２の入力端
子Ｂから入力される３３ビットのデータＡＤＤ−Ｂとを
加算し、出力端子Ｓから３３ビットの加算結果を出力す
る回路であり、その出力側に第２のレジスタ５６が接続
されている。レジスタ５６は、加算器５５から出力され
る３３ビットのデータを一時記憶し、その記憶された３
３ビットの出力データＯＵＴを所定のタイミングで出力
する機能を有し、その出力側にシフト・符号拡張器５７
が接続されている。
【００１５】シフト・符号拡張器５７は、３３ビットの
出力データＯＵＴを制御信号ＳＡによって所定量だけ右
シフト及び符号拡張し、３３ビットのデータを出力する
回路であり、その出力側には、第３の選択器５８を介し
て加算器５５の第２の入力端子Ｂが接続されている。選
択器５８は、シフト・符号拡張器５７から出力される３
３ビットのデータと“０”とのいずれか一方を制御信号
ＳＢによって選択し、その選択した３３ビットのデータ
ＡＤＤ−Ｂを加算器５５の第２の入力端子Ｂに供給する
機能を有している。
出力データＯＵＴを制御信号ＳＡによって所定量だけ右
シフト及び符号拡張し、３３ビットのデータを出力する
回路であり、その出力側には、第３の選択器５８を介し
て加算器５５の第２の入力端子Ｂが接続されている。選
択器５８は、シフト・符号拡張器５７から出力される３
３ビットのデータと“０”とのいずれか一方を制御信号
ＳＢによって選択し、その選択した３３ビットのデータ
ＡＤＤ−Ｂを加算器５５の第２の入力端子Ｂに供給する
機能を有している。
【００１６】図３は、図１に示す単精度の乗算器５３の
構成例を示すブロック図であり、図２中の要素と共通の
要素には共通の符号が付されている。この単精度の乗算
器５３は、従来の図２に示す倍精度乗算器においてビッ
ト数ｎ，ｍをそれぞれ１７，１６にした回路構成であ
る。即ち、この乗算器５３は、−１桁目を含む１７ビッ
ト長の乗数データＭＰＹ−Ｙを２次のブースアルゴリズ
ムに基づきデコードするブースデコーダ回路部１０Ｓ
と、１７ビット長の被乗数データＭＰＹ−Ｘの部分積を
求める部分積アレー回路部２０Ｓと、該部分積アレー回
路部２０Ｓ内のキャリー・セーブ・アダー出力を最終加
算する最終加算回路部３０Ｓとで構成されている。ブー
スデコーダ回路部１０Ｓは、図２よりも少ない数のブー
スデコーダ回路１１，１２，…で構成されている。同様
に、部分積アレー回路部２０Ｓは図２よりも少ない数の
部分積アレー回路２１，２２，…で構成され、最終加算
回路部３０Ｓも図２よりも少ない数の最終加算回路３
１，３２，…で構成されている。
構成例を示すブロック図であり、図２中の要素と共通の
要素には共通の符号が付されている。この単精度の乗算
器５３は、従来の図２に示す倍精度乗算器においてビッ
ト数ｎ，ｍをそれぞれ１７，１６にした回路構成であ
る。即ち、この乗算器５３は、−１桁目を含む１７ビッ
ト長の乗数データＭＰＹ−Ｙを２次のブースアルゴリズ
ムに基づきデコードするブースデコーダ回路部１０Ｓ
と、１７ビット長の被乗数データＭＰＹ−Ｘの部分積を
求める部分積アレー回路部２０Ｓと、該部分積アレー回
路部２０Ｓ内のキャリー・セーブ・アダー出力を最終加
算する最終加算回路部３０Ｓとで構成されている。ブー
スデコーダ回路部１０Ｓは、図２よりも少ない数のブー
スデコーダ回路１１，１２，…で構成されている。同様
に、部分積アレー回路部２０Ｓは図２よりも少ない数の
部分積アレー回路２１，２２，…で構成され、最終加算
回路部３０Ｓも図２よりも少ない数の最終加算回路３
１，３２，…で構成されている。
【００１７】この単精度の乗算器５３では、図１の選択
器５１から出力される１７ビット長の被乗数データＭＰ
Ｙ−Ｘと、選択器５２から出力される１７ビット長の乗
数データＭＰＹ−Ｙとを、任意のブースアルゴリズムに
基づいて乗算し、その乗算結果である３２ビットのデー
タＭＰＹ−Ｄを出力する機能を有している。但し、この
単精度の乗算器５３では、従来の図２のものと異なり、
乗数データＭＰＹ−Ｙの−１桁をブースデコーダ回路１
１で展開するため、乗数データＭＰＹ−Ｙの最下位ビッ
ト（ＬＳＢ）ｙ-1が−１桁の数として処理される。即
ち、本乗算器５３は、前記（１）式のｐ＝８で与えられ
る処理をし、かつｙ-1の値は乗数データＭＰＹ−ＹのＬ
ＳＢとして外部より入力されるようになっている。
器５１から出力される１７ビット長の被乗数データＭＰ
Ｙ−Ｘと、選択器５２から出力される１７ビット長の乗
数データＭＰＹ−Ｙとを、任意のブースアルゴリズムに
基づいて乗算し、その乗算結果である３２ビットのデー
タＭＰＹ−Ｄを出力する機能を有している。但し、この
単精度の乗算器５３では、従来の図２のものと異なり、
乗数データＭＰＹ−Ｙの−１桁をブースデコーダ回路１
１で展開するため、乗数データＭＰＹ−Ｙの最下位ビッ
ト（ＬＳＢ）ｙ-1が−１桁の数として処理される。即
ち、本乗算器５３は、前記（１）式のｐ＝８で与えられ
る処理をし、かつｙ-1の値は乗数データＭＰＹ−ＹのＬ
ＳＢとして外部より入力されるようになっている。
【００１８】図４は図１に示す倍精度乗算器のタイミン
グ図であり、この図を参照しつつ図１及び図３の動作を
説明する。図４の１ＭＣ〜４ＭＣの間、３２ビット長の
被乗数Ｘのデータと３２ビット長の乗数Ｙのデータが、
第１，第２の選択器５１，５２にそれぞれ入力される。
第１の選択器５１では、３２ビット長の被乗数Ｘのデー
タを入力し、１ビットの制御信号ＣＸによって２種類の
１７ビット長のデータＭＰＹ−Ｘ（＝ＸL ，ＸH ）を生
成する。この１７ビットデータＭＰＹ−Ｘ（＝ＸL ，Ｘ
H ）は、制御信号ＣＸが、 “０”のとき、上位ビット側から“０”，Ｘ15，Ｘ14，
…，Ｘ0 ；データＸL “１”のとき、上位ビット側からＸ31，Ｘ31，Ｘ30，
…，Ｘ16 ；データＸH である。これらのデータＭＰＹ−Ｘ（＝ＸL ，ＸH ）
は、単精度の乗算器５３に入力される。
グ図であり、この図を参照しつつ図１及び図３の動作を
説明する。図４の１ＭＣ〜４ＭＣの間、３２ビット長の
被乗数Ｘのデータと３２ビット長の乗数Ｙのデータが、
第１，第２の選択器５１，５２にそれぞれ入力される。
第１の選択器５１では、３２ビット長の被乗数Ｘのデー
タを入力し、１ビットの制御信号ＣＸによって２種類の
１７ビット長のデータＭＰＹ−Ｘ（＝ＸL ，ＸH ）を生
成する。この１７ビットデータＭＰＹ−Ｘ（＝ＸL ，Ｘ
H ）は、制御信号ＣＸが、 “０”のとき、上位ビット側から“０”，Ｘ15，Ｘ14，
…，Ｘ0 ；データＸL “１”のとき、上位ビット側からＸ31，Ｘ31，Ｘ30，
…，Ｘ16 ；データＸH である。これらのデータＭＰＹ−Ｘ（＝ＸL ，ＸH ）
は、単精度の乗算器５３に入力される。
【００１９】第２の選択器５２では、３２ビット長の乗
数Ｙのデータを入力し、１ビットの制御信号ＣＹによっ
て２種類の１７ビット長のデータＭＰＹ−Ｙ（＝ＹL ，
ＹH）を生成し、単精度の乗算器５３へ与える。この１
７ビットデータＭＰＹ−Ｙ（＝ＹL ，ＹH ）は、制御信
号ＣＹが、 “０”のとき、上位ビット側からＹ15，Ｙ14，…，
Ｙ0 ，“０”；データＹL “１”のとき、上位ビット側からＹ31，Ｙ30，…，Ｙ15
；データＹH である。
数Ｙのデータを入力し、１ビットの制御信号ＣＹによっ
て２種類の１７ビット長のデータＭＰＹ−Ｙ（＝ＹL ，
ＹH）を生成し、単精度の乗算器５３へ与える。この１
７ビットデータＭＰＹ−Ｙ（＝ＹL ，ＹH ）は、制御信
号ＣＹが、 “０”のとき、上位ビット側からＹ15，Ｙ14，…，
Ｙ0 ，“０”；データＹL “１”のとき、上位ビット側からＹ31，Ｙ30，…，Ｙ15
；データＹH である。
【００２０】単精度の乗算器５３では、２次ブースアル
ゴリズムに基づき、入力データＭＰＹ−Ｘ（＝ＸL ，Ｘ
H ）とＭＰＹ−Ｙ（＝ＹL ，ＹH ）とを乗算し、４種類
のデータＸL ＸH ，ＹL ，ＹH でつくられた４種類の積
ＪLL＝ＸL ・ＹL ，ＪHL＝ＸH ・ＹL ，ＪLH＝ＸL ・Ｙ
H ，ＪHH＝ＸH ・ＹH を出力する。乗算器５３で求めた
４種類の積ＪLL，ＪHL，ＪLH，ＪHHは、３２ビットの第
１のレジスタ５４に一時蓄えられ、その３２ビットの出
力データＡＤＤ−Ａが３３ビット加算器５５の第１の入
力端子Ａに入力される。加算器５５では、第１の入力端
子Ａに入力されたデータＡＤＤ−Ａを符号拡張して３３
ビットとし、それと、第２の入力端子に入力される３３
ビットのデータＡＤＤ−Ｂとを加算する。この３３ビッ
トの加算結果は、第２のレジスタ５６に一時蓄えられ、
その３３ビットの出力データＯＵＴがシフト・符号拡張
器５７へ送られる。シフト・符号拡張器５７では、３３
ビットの出力データＯＵＴを入力し、１ビットの制御信
号ＳＡによって右シフトし、３３ビットのデータを第３
の選択器５８へ与える。シフト・符号拡張器５７による
シフト量は、制御信号ＳＡが、“０”のとき、０ビッ
ト、“１”のとき、１６ビット、符号拡張、である。第
３の選択器５８では、シフト・符号拡張器５７から出力
される３３ビットのデータと“０”とのいずれか一方を
制御信号ＳＢによって選択し、その選択されたデータＡ
ＤＤ−Ｂを加算器５５の第２の入力端子Ｂへ送る。加算
器５５では、第１のレジスタ５４から出力されたデータ
ＡＤＤ−Ａと、シフト・符号拡張器５７及び選択器５８
で決定されるデータＡＤＤ−Ｂとを加算し、３３ビット
の加算結果をレジスタ５６を介して出力データＯＵＴの
形で出力する。
ゴリズムに基づき、入力データＭＰＹ−Ｘ（＝ＸL ，Ｘ
H ）とＭＰＹ−Ｙ（＝ＹL ，ＹH ）とを乗算し、４種類
のデータＸL ＸH ，ＹL ，ＹH でつくられた４種類の積
ＪLL＝ＸL ・ＹL ，ＪHL＝ＸH ・ＹL ，ＪLH＝ＸL ・Ｙ
H ，ＪHH＝ＸH ・ＹH を出力する。乗算器５３で求めた
４種類の積ＪLL，ＪHL，ＪLH，ＪHHは、３２ビットの第
１のレジスタ５４に一時蓄えられ、その３２ビットの出
力データＡＤＤ−Ａが３３ビット加算器５５の第１の入
力端子Ａに入力される。加算器５５では、第１の入力端
子Ａに入力されたデータＡＤＤ−Ａを符号拡張して３３
ビットとし、それと、第２の入力端子に入力される３３
ビットのデータＡＤＤ−Ｂとを加算する。この３３ビッ
トの加算結果は、第２のレジスタ５６に一時蓄えられ、
その３３ビットの出力データＯＵＴがシフト・符号拡張
器５７へ送られる。シフト・符号拡張器５７では、３３
ビットの出力データＯＵＴを入力し、１ビットの制御信
号ＳＡによって右シフトし、３３ビットのデータを第３
の選択器５８へ与える。シフト・符号拡張器５７による
シフト量は、制御信号ＳＡが、“０”のとき、０ビッ
ト、“１”のとき、１６ビット、符号拡張、である。第
３の選択器５８では、シフト・符号拡張器５７から出力
される３３ビットのデータと“０”とのいずれか一方を
制御信号ＳＢによって選択し、その選択されたデータＡ
ＤＤ−Ｂを加算器５５の第２の入力端子Ｂへ送る。加算
器５５では、第１のレジスタ５４から出力されたデータ
ＡＤＤ−Ａと、シフト・符号拡張器５７及び選択器５８
で決定されるデータＡＤＤ−Ｂとを加算し、３３ビット
の加算結果をレジスタ５６を介して出力データＯＵＴの
形で出力する。
【００２１】レジスタ５６から出力される被乗数Ｘ及び
乗数Ｙの積Ｚは、図４に示す３ＭＣ〜６ＭＣの４つの出
力データＯＵＴ（ＪLL，Ｋ2 ，Ｋ3 ）のあるデジットで
ある。即ち、積Ｚを、 とおいたとき、この（２）式のデジットＺ63，Ｚ62，
…，Ｚ0 は、それぞれＪLL，Ｋ2 ，Ｋ3 のデジットＫ
3 32，Ｋ3 31，…，Ｋ3 0 ，Ｋ2 15，Ｋ2 14，…，Ｋ
2 0 ，ＪLL 15 ，ＪLL 14 ，…，ＪLL 0に対応する。従
って、乗数語長と被乗数語長の積に比例してハードウェ
ア量が増加せず、単精度の乗算器５３を用いて効率的な
倍精度の乗算が行える。
乗数Ｙの積Ｚは、図４に示す３ＭＣ〜６ＭＣの４つの出
力データＯＵＴ（ＪLL，Ｋ2 ，Ｋ3 ）のあるデジットで
ある。即ち、積Ｚを、 とおいたとき、この（２）式のデジットＺ63，Ｚ62，
…，Ｚ0 は、それぞれＪLL，Ｋ2 ，Ｋ3 のデジットＫ
3 32，Ｋ3 31，…，Ｋ3 0 ，Ｋ2 15，Ｋ2 14，…，Ｋ
2 0 ，ＪLL 15 ，ＪLL 14 ，…，ＪLL 0に対応する。従
って、乗数語長と被乗数語長の積に比例してハードウェ
ア量が増加せず、単精度の乗算器５３を用いて効率的な
倍精度の乗算が行える。
【００２２】なお、本発明は上記実施例に限定されず、
例えば図１に示す単精度の乗算器５３を図３以外の回路
で構成したり、さらに図１における乗数Ｙ及び被乗数Ｘ
のビット数等を他の任意の数にする等、種々の変形が可
能である。
例えば図１に示す単精度の乗算器５３を図３以外の回路
で構成したり、さらに図１における乗数Ｙ及び被乗数Ｘ
のビット数等を他の任意の数にする等、種々の変形が可
能である。
【００２３】
【発明の効果】以上詳細に説明したように、本発明によ
れば、倍精度の乗数Ｙ及び被乗数Ｘの一部のデータを第
１，第２の選択器で選択した後、単精度の乗算器で乗算
し、その乗算結果と、シフト・符号拡張器及び第３の選
択器で決定されるデータとを、加算器で加算して倍精度
の乗算を行うようにしている。そのため、従来のように
乗数語長と被乗数語長との積に比例してハードウェア量
が増加せず、回路規模を小さくできる。しかも、単精度
の乗算器を用いて倍精度の乗算を行うので、単精度の乗
算時に効率的な乗算を行うことができる。
れば、倍精度の乗数Ｙ及び被乗数Ｘの一部のデータを第
１，第２の選択器で選択した後、単精度の乗算器で乗算
し、その乗算結果と、シフト・符号拡張器及び第３の選
択器で決定されるデータとを、加算器で加算して倍精度
の乗算を行うようにしている。そのため、従来のように
乗数語長と被乗数語長との積に比例してハードウェア量
が増加せず、回路規模を小さくできる。しかも、単精度
の乗算器を用いて倍精度の乗算を行うので、単精度の乗
算時に効率的な乗算を行うことができる。
【図１】本発明の実施例を示す倍精度乗算器の構成ブロ
ック図である。
ック図である。
【図２】従来の倍精度乗算器の構成ブロック図である。
【図３】図１に示す単精度の乗算器５３の構成ブロック
図である。
図である。
【図４】図１の動作を示すタイミング図である。
１０Ｓ ブースデコーダ回路部 ２０Ｓ 部分積アレー回路部 ３０Ｓ 最終加算回路部 ５１，５２，５８ 第１，第２，第３の選択器 ５３ 単精度の乗算器 ５４，５６ 第１，第２のレジスタ ５５ 加算器 ５７ シフト・符号拡張器
Claims (1)
- 【請求項１】 ２次ブースアルゴリズムを用いて倍精度
のビット長のデータからなる乗数Ｙと被乗数Ｘとの乗算
を行う倍精度乗算器において、 制御信号ＣＸにより、前記被乗数Ｘの一部のデータを選
択して単精度のビット長のデータを出力する第１の選択
器と、 制御信号ＣＹにより、前記乗数Ｙの一部のデータを選択
して単精度のビット長のデータを出力する機能を有し、
前記第１の選択器の構成と同一またはビット選択位置が
異なる第２の選択器と、 前記乗数Ｙの−１桁を２次ブースデコーダで展開可能な
機能を有し、前記２次ブースアルゴリズムに基づいて前
記第１及び第２の選択器の出力を乗算する単精度乗算器
と、 前記単精度乗算器の出力を一時記憶する第１のレジスタ
と、 前記第１のレジスタの出力を第１の入力として該第１の
入力と第２の入力とを加算する加算器と、 前記加算器の出力を一時記憶する第２のレジスタと、 制御信号ＳＡによって前記第２のレジスタの出力をシフ
ト及び符号拡張するシフト・符号拡張器と、 前記シフト・符号拡張器の出力と論理“０”とのいずれ
か一方を制御信号ＳＢにより選択して前記加算器に前記
第２の入力として与える第３の選択器とを、備えたこと
を特徴とする倍精度乗算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4039265A JPH05241793A (ja) | 1992-02-26 | 1992-02-26 | 倍精度乗算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4039265A JPH05241793A (ja) | 1992-02-26 | 1992-02-26 | 倍精度乗算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05241793A true JPH05241793A (ja) | 1993-09-21 |
Family
ID=12548312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4039265A Withdrawn JPH05241793A (ja) | 1992-02-26 | 1992-02-26 | 倍精度乗算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05241793A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007094223A1 (ja) | 2006-02-15 | 2007-08-23 | Matsushita Electric Industrial Co., Ltd. | 乗算器、デジタルフィルタ、信号処理装置、合成装置、合成プログラム、および合成プログラム記録媒体 |
-
1992
- 1992-02-26 JP JP4039265A patent/JPH05241793A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007094223A1 (ja) | 2006-02-15 | 2007-08-23 | Matsushita Electric Industrial Co., Ltd. | 乗算器、デジタルフィルタ、信号処理装置、合成装置、合成プログラム、および合成プログラム記録媒体 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |