JPH05242194A - 遅延解析システム - Google Patents
遅延解析システムInfo
- Publication number
- JPH05242194A JPH05242194A JP4080241A JP8024192A JPH05242194A JP H05242194 A JPH05242194 A JP H05242194A JP 4080241 A JP4080241 A JP 4080241A JP 8024192 A JP8024192 A JP 8024192A JP H05242194 A JPH05242194 A JP H05242194A
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- JP
- Japan
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- delay time
- net
- wiring
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Abstract
(57)【要約】
【目的】 レイアウト後の実配線長に基づく信号パス遅
延時間の計算時間を節減する。 【構成】 論理回路のネット毎に仮想配線長により計算
された仮想配線遅延時間を保持し、論理回路のネット毎
に実配線長により計算された実配線遅延時間を保持し、
仮想配線遅延時間記憶手段３と実配線遅延時間記憶手段
６内の配線遅延時間をネット毎に比較し，最大遅延時間
において実配線遅延時間が仮想配線遅延時間より大きい
ネットを抽出し、遅延時間増加ネット検出手段７によっ
て抽出されたネットを保持し、遅延時間増加ネット情報
記憶手段８に保持されているネットを含む信号パスの最
大遅延時間を計算する。
延時間の計算時間を節減する。 【構成】 論理回路のネット毎に仮想配線長により計算
された仮想配線遅延時間を保持し、論理回路のネット毎
に実配線長により計算された実配線遅延時間を保持し、
仮想配線遅延時間記憶手段３と実配線遅延時間記憶手段
６内の配線遅延時間をネット毎に比較し，最大遅延時間
において実配線遅延時間が仮想配線遅延時間より大きい
ネットを抽出し、遅延時間増加ネット検出手段７によっ
て抽出されたネットを保持し、遅延時間増加ネット情報
記憶手段８に保持されているネットを含む信号パスの最
大遅延時間を計算する。
Description
【０００１】
【産業上の利用分野】本発明はディジタル論理回路の遅
延解析システムに係り、特にレイアウト後の効率的な遅
延計算方法を実現するための遅延解析システムに関する
ものである。
延解析システムに係り、特にレイアウト後の効率的な遅
延計算方法を実現するための遅延解析システムに関する
ものである。
【０００２】
【従来の技術】従来の遅延解析システムでは、仮想配線
長に基づく遅延計算を行い遅延上の問題を解決した後、
さらに、レイアウト後の実配線長に基づく遅延計算を計
算対象の回路全体に対し遅延時間違反信号パスを検出し
ていた。
長に基づく遅延計算を行い遅延上の問題を解決した後、
さらに、レイアウト後の実配線長に基づく遅延計算を計
算対象の回路全体に対し遅延時間違反信号パスを検出し
ていた。
【０００３】
【発明が解決しようとする課題】この従来の遅延解析シ
ステムでは、以下の２つの条件、すなわち、 条件１：仮想配線長で計算された最大配線遅延時間より
実配線長で計算された最大配線遅延時間が大きいネット
をひとつも含まない。 条件２：仮想配線長で計算された最小配線遅延時間より
実配線長で計算された最小配線遅延時間が小さいネット
をひとつも含まない。 を満たす信号パスについても、仮想配線長に基づく遅延
計算で検証されているにもかかわらず、実配線長に基づ
く遅延計算で再度計算されるため、実配線長に基づく信
号パスの遅延時間の計算に余分な計算時間を費やしてし
まうという課題があった。
ステムでは、以下の２つの条件、すなわち、 条件１：仮想配線長で計算された最大配線遅延時間より
実配線長で計算された最大配線遅延時間が大きいネット
をひとつも含まない。 条件２：仮想配線長で計算された最小配線遅延時間より
実配線長で計算された最小配線遅延時間が小さいネット
をひとつも含まない。 を満たす信号パスについても、仮想配線長に基づく遅延
計算で検証されているにもかかわらず、実配線長に基づ
く遅延計算で再度計算されるため、実配線長に基づく信
号パスの遅延時間の計算に余分な計算時間を費やしてし
まうという課題があった。
【０００４】
【課題を解決するための手段】本発明の遅延解析システ
ムは、論理回路のネット毎に仮想配線長により計算され
た仮想配線遅延時間を保持する仮想配線賃時間記憶手段
と、上記論理回路のネット毎に実配線長により計算され
た実配線遅延時間を保持する実配線遅延時間記憶手段
と、上記仮想配線遅延時間記憶手段と上記実配線遅延時
間記憶手段内の配線遅延時間をネット毎に比較し，最大
遅延時間において実配線遅延時間が仮想配線遅延時間よ
り大きいネットを抽出する遅延時間増加ネット検出手段
と、この遅延時間増加ネット検出手段によって抽出され
たネットを保持する遅延時間増加ネット情報記憶手段
と、この遅延時間増加ネット情報記憶手段に保持されて
いるネットを含む信号パスの最大遅延時間を計算する信
号パス最大遅延時間計算手段とを備えるものである。ま
た、本発明の別の発明による遅延解析システムは、論理
回路のネット毎に仮想配線長により計算された仮想配線
遅延時間を保持する仮想配線遅延時間記憶手段と、上記
論理回路のネット毎に実配線長により計算された実配線
遅延時間を保持する実配線遅延時間記憶手段と、上記仮
想配線遅延時間記憶手段と上記実配線遅延時間記憶手段
内の配線遅延時間をネット毎に比較し，最小遅延時間に
おいて実配線遅延時間が仮想配線遅延時間より小さいネ
ットを抽出する遅延時間減少ネット検出手段と、この遅
延時間減少ネット検出手段によって抽出されたネットを
保持する遅延時間減少ネット情報記憶手段と、この遅延
時間減少ネット情報記憶手段に保持されているネットを
含む信号パスの最小遅延時間を計算する信号パス最小遅
延時間計算手段とを備えるものである。
ムは、論理回路のネット毎に仮想配線長により計算され
た仮想配線遅延時間を保持する仮想配線賃時間記憶手段
と、上記論理回路のネット毎に実配線長により計算され
た実配線遅延時間を保持する実配線遅延時間記憶手段
と、上記仮想配線遅延時間記憶手段と上記実配線遅延時
間記憶手段内の配線遅延時間をネット毎に比較し，最大
遅延時間において実配線遅延時間が仮想配線遅延時間よ
り大きいネットを抽出する遅延時間増加ネット検出手段
と、この遅延時間増加ネット検出手段によって抽出され
たネットを保持する遅延時間増加ネット情報記憶手段
と、この遅延時間増加ネット情報記憶手段に保持されて
いるネットを含む信号パスの最大遅延時間を計算する信
号パス最大遅延時間計算手段とを備えるものである。ま
た、本発明の別の発明による遅延解析システムは、論理
回路のネット毎に仮想配線長により計算された仮想配線
遅延時間を保持する仮想配線遅延時間記憶手段と、上記
論理回路のネット毎に実配線長により計算された実配線
遅延時間を保持する実配線遅延時間記憶手段と、上記仮
想配線遅延時間記憶手段と上記実配線遅延時間記憶手段
内の配線遅延時間をネット毎に比較し，最小遅延時間に
おいて実配線遅延時間が仮想配線遅延時間より小さいネ
ットを抽出する遅延時間減少ネット検出手段と、この遅
延時間減少ネット検出手段によって抽出されたネットを
保持する遅延時間減少ネット情報記憶手段と、この遅延
時間減少ネット情報記憶手段に保持されているネットを
含む信号パスの最小遅延時間を計算する信号パス最小遅
延時間計算手段とを備えるものである。
【０００５】
【作用】本発明おいては、仮想配線最大遅延時間より実
配線最大遅延時間が大きいネットあるいは仮想配線最小
遅延時間より実配線最小遅延時間が小さいネットを含む
信号パスの遅延時間のみを計算する。
配線最大遅延時間が大きいネットあるいは仮想配線最小
遅延時間より実配線最小遅延時間が小さいネットを含む
信号パスの遅延時間のみを計算する。
【０００６】
【実施例】図１は本発明の一実施例を示すブロック図
で、第１の発明の構成例を示すものである。この図１に
おいて、１は遅延解析の対象となる論理回路の構成要素
と構成要素間の接続関係を保持する回路接続記憶手段、
２は仮想配線長に基づく配線遅延時間を計算する仮想配
線遅延時間計算手段、３は論理回路のネット毎に仮想配
線長により計算された仮想配線遅延時間を保持する仮想
配線遅延時間記憶手段、４は回路接続記憶手段１内の論
理回路の配置・配線結果を保持しているレイアウト結果
記憶手段、５は実配線長に基づく配線遅延時間を計算す
る実配線遅延時間計算手段、６は論理回路のネット毎に
実配線長により計算された実配線時間を保持する実配線
遅延時間記憶手段、７は仮想配線遅延時間記憶手段３と
実配線遅延時間記憶手段６内の配線遅延時間をネット毎
に比較し，最大遅延時間において実配線遅延時間が仮想
配線遅延時間より大きいネットを抽出する遅延時間増加
ネット検出手段、８はこの遅延時間増加ネット検出手段
７によって抽出されたネットを保持する遅延時間増加ネ
ット情報記憶手段、９はこの遅延時間増加ネット情報記
憶手段８に保持されているネットを含む信号パスの最大
遅延時間を計算する信号パス最大遅延時間計算手段、１
０はこの信号パス最大遅延時間計算手段９により得られ
る計算結果である。
で、第１の発明の構成例を示すものである。この図１に
おいて、１は遅延解析の対象となる論理回路の構成要素
と構成要素間の接続関係を保持する回路接続記憶手段、
２は仮想配線長に基づく配線遅延時間を計算する仮想配
線遅延時間計算手段、３は論理回路のネット毎に仮想配
線長により計算された仮想配線遅延時間を保持する仮想
配線遅延時間記憶手段、４は回路接続記憶手段１内の論
理回路の配置・配線結果を保持しているレイアウト結果
記憶手段、５は実配線長に基づく配線遅延時間を計算す
る実配線遅延時間計算手段、６は論理回路のネット毎に
実配線長により計算された実配線時間を保持する実配線
遅延時間記憶手段、７は仮想配線遅延時間記憶手段３と
実配線遅延時間記憶手段６内の配線遅延時間をネット毎
に比較し，最大遅延時間において実配線遅延時間が仮想
配線遅延時間より大きいネットを抽出する遅延時間増加
ネット検出手段、８はこの遅延時間増加ネット検出手段
７によって抽出されたネットを保持する遅延時間増加ネ
ット情報記憶手段、９はこの遅延時間増加ネット情報記
憶手段８に保持されているネットを含む信号パスの最大
遅延時間を計算する信号パス最大遅延時間計算手段、１
０はこの信号パス最大遅延時間計算手段９により得られ
る計算結果である。
【０００７】つぎにこの図１に示す実施例の動作を説明
する。
する。
【０００８】まず、遅延解析の対象となる論理回路の構
成要素と構成要素間の接続関係を保持する回路接続手段
１を入力して、仮想配線遅延時間計算手段２は仮想配線
長に基づく配線遅延時間を計算し、仮想配線遅延時間記
憶手段３に格納する。なお、仮想配線長は、最大遅延時
間の計算においては、実配線長より大きくなる確率が高
い長さに設定する。この長さは、ＬＳＩチップやＰＫＧ
基板の大きさ、ネットのピンペアー数等を元に算出す
る。また、最小遅延時間の計算においては、仮想配線長
は実配線長より小さくなる確率が高い長さに上記最大遅
延時間と同じ方法で設定する。この仮想配線長の差異お
よび製造時のバラツキを考慮して、仮想配線遅延時間は
最大遅延時間と最小遅延時間が計算される。そして、回
路接続記憶手段１内の論理回路の配置・配線結果を保持
しているレイアウト結果記憶手段４から実配線遅延時間
計算手段５は実配線長に基づく配線遅延時間を計算し、
実配線遅延時間記憶手段６へ格納する。実配線遅延時間
は、製造時のバラツキを考慮して最大遅延時間と最小遅
延時間が計算される。
成要素と構成要素間の接続関係を保持する回路接続手段
１を入力して、仮想配線遅延時間計算手段２は仮想配線
長に基づく配線遅延時間を計算し、仮想配線遅延時間記
憶手段３に格納する。なお、仮想配線長は、最大遅延時
間の計算においては、実配線長より大きくなる確率が高
い長さに設定する。この長さは、ＬＳＩチップやＰＫＧ
基板の大きさ、ネットのピンペアー数等を元に算出す
る。また、最小遅延時間の計算においては、仮想配線長
は実配線長より小さくなる確率が高い長さに上記最大遅
延時間と同じ方法で設定する。この仮想配線長の差異お
よび製造時のバラツキを考慮して、仮想配線遅延時間は
最大遅延時間と最小遅延時間が計算される。そして、回
路接続記憶手段１内の論理回路の配置・配線結果を保持
しているレイアウト結果記憶手段４から実配線遅延時間
計算手段５は実配線長に基づく配線遅延時間を計算し、
実配線遅延時間記憶手段６へ格納する。実配線遅延時間
は、製造時のバラツキを考慮して最大遅延時間と最小遅
延時間が計算される。
【０００９】つぎに、遅延時間増加ネット検出手段７
は、仮想配線遅延時間記憶手段３と実配線遅延時間記憶
手段６から１ネットずつ仮想配線最大遅延時間と実配線
最大遅延時間を取り出し、実配線最大遅延時間が仮想配
線最大遅延時間より大きい場合に、そのネット情報を遅
延時間増加ネット情報記憶手段８へ格納する。遅延時間
増加ネット検出手段７は、この処理を仮想配線遅延時間
記憶手段３および実配線遅延時間記憶手段４内のすべて
のネットについて行う。そして、信号パス最大遅延時間
計算手段９は、遅延時間増加ネット情報記憶手段８内の
ネットを含む信号パスについてのみ最大遅延時間の計算
を行い、その結果を計算結果１０に表示する。
は、仮想配線遅延時間記憶手段３と実配線遅延時間記憶
手段６から１ネットずつ仮想配線最大遅延時間と実配線
最大遅延時間を取り出し、実配線最大遅延時間が仮想配
線最大遅延時間より大きい場合に、そのネット情報を遅
延時間増加ネット情報記憶手段８へ格納する。遅延時間
増加ネット検出手段７は、この処理を仮想配線遅延時間
記憶手段３および実配線遅延時間記憶手段４内のすべて
のネットについて行う。そして、信号パス最大遅延時間
計算手段９は、遅延時間増加ネット情報記憶手段８内の
ネットを含む信号パスについてのみ最大遅延時間の計算
を行い、その結果を計算結果１０に表示する。
【００１０】図２は本発明の他の実施例を示すブロック
図で、第２の発明の構成例を示すものである。この図２
において図１と同一符号のものは相当部分を示し、１１
は仮想配線遅延時間記憶手段３と実配線遅延時間記憶手
段６内の配線遅延時間をネット毎に比較し，最小遅延時
間において実配線遅延時間が仮想配線遅延時間より小さ
いネットを抽出する遅延時間減少ネット検出手段、１２
はこの遅延時間減少ネット検出手段によって抽出された
ネットを保持する遅延時間減少ネット情報記憶手段、１
３はこの遅延時間減少ネット情報記憶手段１２に保持さ
れているネットを含む信号パスの最小遅延時間を計算す
る信号パス最小遅延時間計算手段、１４はこの信号パス
最小遅延時間計算手段１３により得られる計算結果であ
る。
図で、第２の発明の構成例を示すものである。この図２
において図１と同一符号のものは相当部分を示し、１１
は仮想配線遅延時間記憶手段３と実配線遅延時間記憶手
段６内の配線遅延時間をネット毎に比較し，最小遅延時
間において実配線遅延時間が仮想配線遅延時間より小さ
いネットを抽出する遅延時間減少ネット検出手段、１２
はこの遅延時間減少ネット検出手段によって抽出された
ネットを保持する遅延時間減少ネット情報記憶手段、１
３はこの遅延時間減少ネット情報記憶手段１２に保持さ
れているネットを含む信号パスの最小遅延時間を計算す
る信号パス最小遅延時間計算手段、１４はこの信号パス
最小遅延時間計算手段１３により得られる計算結果であ
る。
【００１１】つぎにこの図２に示す実施例の動作を説明
する。
する。
【００１２】まず、遅延解析の対象となる論理回路の構
成要素と構成要素間の接続関係を保持する回路接続記憶
手段１を入力して、仮想配線遅延時間計算手段２は仮想
配線長に基づく配線遅延時間を計算し、仮想配線遅延時
間記憶手段３に格納する。なお、仮想配線長は、最大遅
延時間の計算においては、実配線長より大きくなる確率
が高い長さに設定する。この長さは、ＬＳＩチップやＰ
ＫＧ基板の大きさ、ネットのピンペアー数等を元に算出
する。また、最小遅延時間の計算においては、仮想配線
長は実配線長より小さくなる確率が高い長さに上記最大
遅延時間と同じ方法で設定する。この仮想配線長の差異
および製造時のバラツキを考慮して、仮想配線遅延時間
は最大遅延時間と最小遅延時間が計算される。そして、
回路接続記憶手段１内の論理回路の配置・配線結果を保
持しているレイアウト結果記憶手段４から実配線遅延時
間計算手段５は実配線長に基づく配線遅延時間を計算
し、実配線遅延時間記憶手段６へ格納する。実配線遅延
時間は、製造時のバラツキを考慮して最大遅延時間と最
小遅延時間が計算される。
成要素と構成要素間の接続関係を保持する回路接続記憶
手段１を入力して、仮想配線遅延時間計算手段２は仮想
配線長に基づく配線遅延時間を計算し、仮想配線遅延時
間記憶手段３に格納する。なお、仮想配線長は、最大遅
延時間の計算においては、実配線長より大きくなる確率
が高い長さに設定する。この長さは、ＬＳＩチップやＰ
ＫＧ基板の大きさ、ネットのピンペアー数等を元に算出
する。また、最小遅延時間の計算においては、仮想配線
長は実配線長より小さくなる確率が高い長さに上記最大
遅延時間と同じ方法で設定する。この仮想配線長の差異
および製造時のバラツキを考慮して、仮想配線遅延時間
は最大遅延時間と最小遅延時間が計算される。そして、
回路接続記憶手段１内の論理回路の配置・配線結果を保
持しているレイアウト結果記憶手段４から実配線遅延時
間計算手段５は実配線長に基づく配線遅延時間を計算
し、実配線遅延時間記憶手段６へ格納する。実配線遅延
時間は、製造時のバラツキを考慮して最大遅延時間と最
小遅延時間が計算される。
【００１３】つぎに、遅延時間減少ネット検出手段１１
は、仮想配線遅延時間記憶手段３と実配線遅延時間記憶
手段６から１ネットずつ仮想配線最小遅延時間と実配線
最小遅延時間を取り出し、実配線最小遅延時間が仮想配
線最小遅延時間より小さい場合に、そのネット情報を遅
延時間減少ネット情報記憶手段１２へ格納する。遅延時
間減少ネット検出手段１１は、この処理を仮想配線遅延
時間記憶手段３および実配線遅延時間記憶手段６内のす
べてのネットについて行う。そして、信号パス最小遅延
時間計算手段１３は、遅延時間減少ネット情報記憶手段
１２内のネットを含む信号パスについてのみ最小遅延時
間の計算を行い、その結果を計算結果１４に表示する。
は、仮想配線遅延時間記憶手段３と実配線遅延時間記憶
手段６から１ネットずつ仮想配線最小遅延時間と実配線
最小遅延時間を取り出し、実配線最小遅延時間が仮想配
線最小遅延時間より小さい場合に、そのネット情報を遅
延時間減少ネット情報記憶手段１２へ格納する。遅延時
間減少ネット検出手段１１は、この処理を仮想配線遅延
時間記憶手段３および実配線遅延時間記憶手段６内のす
べてのネットについて行う。そして、信号パス最小遅延
時間計算手段１３は、遅延時間減少ネット情報記憶手段
１２内のネットを含む信号パスについてのみ最小遅延時
間の計算を行い、その結果を計算結果１４に表示する。
【００１４】
【発明の効果】以上説明したように本発明は、仮想配線
最大遅延時間より実配線最大遅延時間が大きいネットあ
るいは仮想配線最小遅延時間より実配線最小遅延時間が
小さいネットを含む信号パスの遅延時間のみを計算する
ようにしたので、レイアウト後の実配線長に基づく信号
パス遅延時間の計算時間を節減することができるという
効果を有する。
最大遅延時間より実配線最大遅延時間が大きいネットあ
るいは仮想配線最小遅延時間より実配線最小遅延時間が
小さいネットを含む信号パスの遅延時間のみを計算する
ようにしたので、レイアウト後の実配線長に基づく信号
パス遅延時間の計算時間を節減することができるという
効果を有する。
【図１】本発明の一実施例を示すブロック図である。
【図２】本発明の他の実施例を示すブロック図である。
３ 仮想配線遅延時間記憶手段 ６ 実配線遅延時間記憶手段 ７ 遅延時間増加ネット検出手段 ８ 遅延時間増加ネット情報記憶手段 ９ 信号パス最大遅延時間計算手段 １１ 遅延時間減少ネット検出手段 １２ 遅延時間減少ネット情報記憶手段 １３ 信号パス最小遅延時間計算手段
Claims (2)
- 【請求項１】 論理回路のネット毎に仮想配線長により
計算された仮想配線遅延時間を保持する仮想配線遅延時
間記憶手段と、前記論理回路のネット毎に実配線長によ
り計算された実配線遅延時間を保持する実配線遅延時間
記憶手段と、前記仮想配線遅延時間記憶手段と前記実配
線遅延時間記憶手段内の配線遅延時間をネット毎に比較
し，最大遅延時間において実配線遅延時間が仮想配線遅
延時間より大きいネットを抽出する遅延時間増加ネット
検出手段と、この遅延時間増加ネット検出手段によって
抽出されたネットを保持する遅延時間増加ネット情報記
憶手段と、この遅延時間増加ネット情報記憶手段に保持
されているネットを含む信号パスの最大遅延時間を計算
する信号パス最大遅延時間計算手段とを備えることを特
徴とする遅延解析システム。 - 【請求項２】 論理回路のネット毎に仮想配線長により
計算された仮想配線遅延時間を保持する仮想配線遅延時
間記憶手段と、前記論理回路のネット毎に実配線長によ
り計算された実配線遅延時間を保持する実配線遅延時間
記憶手段と、前記仮想配線遅延時間記憶手段と前記実配
線遅延時間記憶手段内の配線遅延時間をネット毎に比較
し，最小遅延時間において実配線遅延時間が仮想配線遅
延時間より小さいネットを抽出する遅延時間減少ネット
検出手段と、この遅延時間減少ネット検出手段によって
抽出されたネットを保持する遅延時間減少ネット情報記
憶手段と、この遅延時間減少ネット情報記憶手段に保持
されているネットを含む信号バスの最小遅延時間を計算
する信号パス最小遅延時間計算手段とを備えることを特
徴とする遅延解析システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4080241A JPH05242194A (ja) | 1992-03-03 | 1992-03-03 | 遅延解析システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4080241A JPH05242194A (ja) | 1992-03-03 | 1992-03-03 | 遅延解析システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05242194A true JPH05242194A (ja) | 1993-09-21 |
Family
ID=13712834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4080241A Pending JPH05242194A (ja) | 1992-03-03 | 1992-03-03 | 遅延解析システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05242194A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6205573B1 (en) | 1997-10-22 | 2001-03-20 | Nec Corporation | Delay analysis result display device |
| JP2009122732A (ja) * | 2007-11-12 | 2009-06-04 | Oki Semiconductor Co Ltd | 動作タイミング検証装置及びプログラム |
-
1992
- 1992-03-03 JP JP4080241A patent/JPH05242194A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6205573B1 (en) | 1997-10-22 | 2001-03-20 | Nec Corporation | Delay analysis result display device |
| JP2009122732A (ja) * | 2007-11-12 | 2009-06-04 | Oki Semiconductor Co Ltd | 動作タイミング検証装置及びプログラム |
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