JPH05242695A - 半導体試験装置 - Google Patents
半導体試験装置Info
- Publication number
- JPH05242695A JPH05242695A JP4040887A JP4088792A JPH05242695A JP H05242695 A JPH05242695 A JP H05242695A JP 4040887 A JP4040887 A JP 4040887A JP 4088792 A JP4088792 A JP 4088792A JP H05242695 A JPH05242695 A JP H05242695A
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- JP
- Japan
- Prior art keywords
- memory
- address
- capacity
- mask
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 大容量ＤＵＴの試験時に必要となる試験装置
のバッファメモリのメモリ容量を抑える。 【構成】 予備メモリを有する被試験デバイスに関する
試験結果を記憶するフェイルメモリ５と、予備メモリと
同程度の容量の有し、記憶するアドレスにマスクを行う
為のデータを記憶するマスクメモリ１１，１３と、フェ
イルメモリ５の任意の行または列とマスクメモリ１１，
１３との間でデータを相互に転送するコントローラ４と
を具備する。
のバッファメモリのメモリ容量を抑える。 【構成】 予備メモリを有する被試験デバイスに関する
試験結果を記憶するフェイルメモリ５と、予備メモリと
同程度の容量の有し、記憶するアドレスにマスクを行う
為のデータを記憶するマスクメモリ１１，１３と、フェ
イルメモリ５の任意の行または列とマスクメモリ１１，
１３との間でデータを相互に転送するコントローラ４と
を具備する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体試験装置に関す
るもので、特に冗長回路を持つデバイス、特にメモリの
試験に利用されるものである。
るもので、特に冗長回路を持つデバイス、特にメモリの
試験に利用されるものである。
【０００２】
【従来の技術】一般に、冗長回路付半導体デバイス特に
メモリの試験は、図３に示すような構成の装置によって
行われる。すなわち、まず、第１の試験において、被試
験デバイス２（以下ＤＵＴと呼ぶ）はパターン発生器１
から出力されたアドレスとデータを受けてそれに対応す
る出力データを出力する。比較器３はこの出力データと
パターン発生器１からのアドレスとを比較してその結
果、ＤＵＴ２の特定の素子が不良であることが判明した
場合、この結果をコントローラ４へ出力する。コントロ
ーラ４はこれに応答してパターン発生器１からのアドレ
スに対応したバッファメモリとしてのフェイルメモリ５
のアドレスに不良情報を書き込む。ここで、フェイルメ
モリ５はＤＵＴ２のメモリ容量と同容量のメモリ容量を
持つ。
メモリの試験は、図３に示すような構成の装置によって
行われる。すなわち、まず、第１の試験において、被試
験デバイス２（以下ＤＵＴと呼ぶ）はパターン発生器１
から出力されたアドレスとデータを受けてそれに対応す
る出力データを出力する。比較器３はこの出力データと
パターン発生器１からのアドレスとを比較してその結
果、ＤＵＴ２の特定の素子が不良であることが判明した
場合、この結果をコントローラ４へ出力する。コントロ
ーラ４はこれに応答してパターン発生器１からのアドレ
スに対応したバッファメモリとしてのフェイルメモリ５
のアドレスに不良情報を書き込む。ここで、フェイルメ
モリ５はＤＵＴ２のメモリ容量と同容量のメモリ容量を
持つ。
【０００３】そして、第１の試験の終了後、フェイルメ
モリ５の内容を読み出すことにより不良アドレスを出力
して、その不良アドレスを基に、ＤＵＴ２の持つ冗長回
路との置き換えの可否を判定している。
モリ５の内容を読み出すことにより不良アドレスを出力
して、その不良アドレスを基に、ＤＵＴ２の持つ冗長回
路との置き換えの可否を判定している。
【０００４】判定の結果、置き換え可能な場合は第２の
試験を実行する。この場合、試験時間の短縮の為に、Ｄ
ＵＴ２のメモリ容量と同容量のバッファメモリとしての
マスクメモリ６を設け、フェイルメモリ５の内容をこの
マスクメモリ６に転送しておき、不良情報のフェイルメ
モリ５への書き込み時にこのマスクメモリ６の内容と比
較し、同一アドレスが不良の場合は書き込まないことに
より、同一不良アドレスの良否判定処理を省いている。
但し、フェイルメモリ５の内容は、マスクメモリ６へ転
送後、全て消去している。以上の処理をまとめると図４
のごとくなる。
試験を実行する。この場合、試験時間の短縮の為に、Ｄ
ＵＴ２のメモリ容量と同容量のバッファメモリとしての
マスクメモリ６を設け、フェイルメモリ５の内容をこの
マスクメモリ６に転送しておき、不良情報のフェイルメ
モリ５への書き込み時にこのマスクメモリ６の内容と比
較し、同一アドレスが不良の場合は書き込まないことに
より、同一不良アドレスの良否判定処理を省いている。
但し、フェイルメモリ５の内容は、マスクメモリ６へ転
送後、全て消去している。以上の処理をまとめると図４
のごとくなる。
【０００５】
【発明が解決しようとする課題】前述した試験装置で
は、１つのＤＵＴの試験に対して、そのメモリ容量の２
倍のメモリ容量を持つバッファメモリが必要となる。こ
れは、ＤＵＴの大容量化、及び多数個同時測定数の増加
が進むにつれて、試験装置に必要なバッファメモリのメ
モリ容量も膨大なものとなってしまう。
は、１つのＤＵＴの試験に対して、そのメモリ容量の２
倍のメモリ容量を持つバッファメモリが必要となる。こ
れは、ＤＵＴの大容量化、及び多数個同時測定数の増加
が進むにつれて、試験装置に必要なバッファメモリのメ
モリ容量も膨大なものとなってしまう。
【０００６】本発明の半導体試験装置はこのような課題
に着目してなされたものであり、その目的とするところ
は、試験に必要なバッファメモリのメモリ容量をＤＵＴ
と同等の容量で試験可能とすることで大容量ＤＵＴの試
験時に必要となる試験装置のバッファメモリのメモリ容
量を抑えることにある。
に着目してなされたものであり、その目的とするところ
は、試験に必要なバッファメモリのメモリ容量をＤＵＴ
と同等の容量で試験可能とすることで大容量ＤＵＴの試
験時に必要となる試験装置のバッファメモリのメモリ容
量を抑えることにある。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体試験装置は、予備メモリを有する
被試験デバイスに関する試験結果を記憶する第１のメモ
リと、上記予備メモリの容量と同程度の容量を有し、ア
ドレスにマスクを行う為のデータを記憶する第２のメモ
リと、上記第１のメモリの任意の行または列と、上記第
２のメモリとの間でデータを相互に転送する手段とを具
備する。
めに、本発明の半導体試験装置は、予備メモリを有する
被試験デバイスに関する試験結果を記憶する第１のメモ
リと、上記予備メモリの容量と同程度の容量を有し、ア
ドレスにマスクを行う為のデータを記憶する第２のメモ
リと、上記第１のメモリの任意の行または列と、上記第
２のメモリとの間でデータを相互に転送する手段とを具
備する。
【０００８】
【作用】すなわち、本発明においては、第１のメモリに
よって予備メモリを有する被試験デバイスに関する試験
結果を記憶し、予備メモリと同程度の容量の第２のメモ
リによってアドレスにマスクを行う為のデータを記憶
し、さらに、第１のメモリの任意の行または列と第２の
メモリとの間でデータを相互に転送させるものである。
よって予備メモリを有する被試験デバイスに関する試験
結果を記憶し、予備メモリと同程度の容量の第２のメモ
リによってアドレスにマスクを行う為のデータを記憶
し、さらに、第１のメモリの任意の行または列と第２の
メモリとの間でデータを相互に転送させるものである。
【０００９】
【実施例】まず、図１を参照して本発明の一実施例の概
略を説明する。
略を説明する。
【００１０】一般に、ＤＵＴの持つ冗長回路の予備メモ
リの容量は、４列×４行または、８列×８行程度であ
り、それ以上の不良アドレスがあった場合は置き換え不
可能となる。従って本実施例では、行、列マスクメモリ
１１、１３としてＤＵＴの予備メモリと同容量のものを
備えておき、フェイルメモリ５の任意の列または行の内
容をこのマスクメモリ１１，１３に転送する機能を持た
せる。また、同時にそのアドレスも専用の置換行、列レ
ジスタ１０、１２へ転送する機能を持たせるものであ
る。これにより、ＤＵＴの予備メモリと同容量のメモリ
容量のみでマスクメモリを構成することができる。以下
に、図１、図２を参照してさらに詳細に説明する。
リの容量は、４列×４行または、８列×８行程度であ
り、それ以上の不良アドレスがあった場合は置き換え不
可能となる。従って本実施例では、行、列マスクメモリ
１１、１３としてＤＵＴの予備メモリと同容量のものを
備えておき、フェイルメモリ５の任意の列または行の内
容をこのマスクメモリ１１，１３に転送する機能を持た
せる。また、同時にそのアドレスも専用の置換行、列レ
ジスタ１０、１２へ転送する機能を持たせるものであ
る。これにより、ＤＵＴの予備メモリと同容量のメモリ
容量のみでマスクメモリを構成することができる。以下
に、図１、図２を参照してさらに詳細に説明する。
【００１１】図１に示すように、ＤＵＴの試験結果がフ
ェイルメモリ５に書き込まれている。この情報を基にＤ
ＵＴの予備メモリと置換の可否について判定を行い、そ
の結果、置換対象として、例えば、行アドレス０１，０
３，列アドレス０２，０４が得られた場合、このアドレ
スを基に、該当する行または列内のデータを各々行マス
クメモリ１１、列マスクメモリ１３へ転送し、そのアド
レスを各々置換行アドレスレジスタ１０、置換列アドレ
スレジスタ１２へ記憶する。転送後、フェイルメモリ５
のデータは全て消去する。
ェイルメモリ５に書き込まれている。この情報を基にＤ
ＵＴの予備メモリと置換の可否について判定を行い、そ
の結果、置換対象として、例えば、行アドレス０１，０
３，列アドレス０２，０４が得られた場合、このアドレ
スを基に、該当する行または列内のデータを各々行マス
クメモリ１１、列マスクメモリ１３へ転送し、そのアド
レスを各々置換行アドレスレジスタ１０、置換列アドレ
スレジスタ１２へ記憶する。転送後、フェイルメモリ５
のデータは全て消去する。
【００１２】この操作によりマスクメモリ１１、１３に
マスク用データを設定し、次のテストでは、この置換ア
ドレスレジスタ１０、１２とマスクメモリ１１，１３の
データを基に不良アドレスのフェイルメモリ５への書き
込みを行う。但し、同一アドレスが不良の場合はフェイ
ルメモリ５への書き込みは行わない。
マスク用データを設定し、次のテストでは、この置換ア
ドレスレジスタ１０、１２とマスクメモリ１１，１３の
データを基に不良アドレスのフェイルメモリ５への書き
込みを行う。但し、同一アドレスが不良の場合はフェイ
ルメモリ５への書き込みは行わない。
【００１３】また、以降のテストにて置換の可否につい
て判定を再度行う場合には、各マスクメモリ１１、１３
のデータをフェイルメモリ５の元のアドレスへ再転送す
ることにより可能となる。
て判定を再度行う場合には、各マスクメモリ１１、１３
のデータをフェイルメモリ５の元のアドレスへ再転送す
ることにより可能となる。
【００１４】図２はマスク処理を行う場合における図１
のコントローラ４の一回路構成例である。コントローラ
４に入力される行アドレスは置換行アドレスレジスタ１
０と排他的論理和の否定をとることにより両方のデータ
の一致または不一致の結果が得られる。また、コントロ
ーラ４に入力される列アドレスは、セレクタ１４に入力
され、行マスクメモリ１１内の対応するアドレスが選択
されそのアドレスのデータが読み出される。
のコントローラ４の一回路構成例である。コントローラ
４に入力される行アドレスは置換行アドレスレジスタ１
０と排他的論理和の否定をとることにより両方のデータ
の一致または不一致の結果が得られる。また、コントロ
ーラ４に入力される列アドレスは、セレクタ１４に入力
され、行マスクメモリ１１内の対応するアドレスが選択
されそのアドレスのデータが読み出される。
【００１５】この読み出したマスクデータと行アドレス
の比較結果との論理積をとることにより、書き込み禁止
信号が得られる。この信号の反転信号とコントローラ４
に入力された書き込み信号の論理積をとることによりマ
スク処理を行う。このように、試験実行中にリアルタイ
ムでマスク処理を行い試験結果をフェイルメモリ５へ書
き込むことが可能となる。
の比較結果との論理積をとることにより、書き込み禁止
信号が得られる。この信号の反転信号とコントローラ４
に入力された書き込み信号の論理積をとることによりマ
スク処理を行う。このように、試験実行中にリアルタイ
ムでマスク処理を行い試験結果をフェイルメモリ５へ書
き込むことが可能となる。
【００１６】
【発明の効果】本発明により、冗長回路付半導体デバイ
スの試験で不良アドレスの記憶にマスクデータを使用す
る場合、従来ＤＵＴの２倍必要であった試験装置のバッ
ファメモリがＤＵＴとほぼ同容量のメモリ容量のみで試
験可能となる。
スの試験で不良アドレスの記憶にマスクデータを使用す
る場合、従来ＤＵＴの２倍必要であった試験装置のバッ
ファメモリがＤＵＴとほぼ同容量のメモリ容量のみで試
験可能となる。
【００１７】例えば１ＭＤＲＡＭの試験では、従来、２
Ｍｂｉｔのバッファメモリが必要であったが、本発明で
は、１Ｍｂｉｔのフェイルメモリと0.006 Ｍｂｉｔ（51
2 ｂｉｔ×４行、1024ｂｉｔ×４列）、合計1.006 Ｍｂ
ｉｔのバッファメモリで試験可能となる。
Ｍｂｉｔのバッファメモリが必要であったが、本発明で
は、１Ｍｂｉｔのフェイルメモリと0.006 Ｍｂｉｔ（51
2 ｂｉｔ×４行、1024ｂｉｔ×４列）、合計1.006 Ｍｂ
ｉｔのバッファメモリで試験可能となる。
【図１】本発明の半導体試験装置の一実施例を示す回路
構成図である。
構成図である。
【図２】図１のコントローラの構成を示す図である。
【図３】従来の半導体試験装置の構成を示す図である。
【図４】図３の半導体試験装置の動作を説明するための
図である。
図である。
１…パターン発生器、２…ＤＵＴ、３…比較器、４…コ
ントローラ、５…フェイルメモリ、６…マスクメモリ、
１０…置換行アドレスレジスタ、１１…行マスクメモ
リ、１２…置換列アドレスレジスタ、１３…列マスクメ
モリ、１４…セレクタ、１５…ＥＸ−ＮＯＲ回路、１６
…ＡＮＤ回路、１７…ＮＯＴ回路。
ントローラ、５…フェイルメモリ、６…マスクメモリ、
１０…置換行アドレスレジスタ、１１…行マスクメモ
リ、１２…置換列アドレスレジスタ、１３…列マスクメ
モリ、１４…セレクタ、１５…ＥＸ−ＮＯＲ回路、１６
…ＡＮＤ回路、１７…ＮＯＴ回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/413 11/401 29/00 ３０１ Ｂ 9288−5Ｌ 6628−5Ｌ Ｇ１１Ｃ 11/34 ３４１ Ｃ 6628−5Ｌ ３７１ Ａ
Claims (1)
- 【請求項１】 予備メモリを有する被試験デバイスに関
する試験結果を記憶する第１のメモリと、 上記予備メモリの容量と同程度の容量を有し、アドレス
にマスクを行う為のデータを記憶する第２のメモリと、 上記第１のメモリの任意の行または列と、上記第２のメ
モリとの間でデータを相互に転送する手段とを具備する
ことを特徴とする半導体試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4040887A JPH05242695A (ja) | 1992-02-27 | 1992-02-27 | 半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4040887A JPH05242695A (ja) | 1992-02-27 | 1992-02-27 | 半導体試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05242695A true JPH05242695A (ja) | 1993-09-21 |
Family
ID=12593026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4040887A Withdrawn JPH05242695A (ja) | 1992-02-27 | 1992-02-27 | 半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05242695A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998020498A1 (en) * | 1996-11-01 | 1998-05-14 | Advantest Corporation | Defect analysis memory for memory tester |
| JP2001229693A (ja) * | 1999-12-29 | 2001-08-24 | Infineon Technologies Ag | 半導体集積メモリ |
-
1992
- 1992-02-27 JP JP4040887A patent/JPH05242695A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998020498A1 (en) * | 1996-11-01 | 1998-05-14 | Advantest Corporation | Defect analysis memory for memory tester |
| US6154862A (en) * | 1996-11-01 | 2000-11-28 | Advantest Corporation | Defect analysis memory for memory tester |
| JP2001229693A (ja) * | 1999-12-29 | 2001-08-24 | Infineon Technologies Ag | 半導体集積メモリ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |