JPH05243382A - フロアプラン装置 - Google Patents
フロアプラン装置Info
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- JPH05243382A JPH05243382A JP4038974A JP3897492A JPH05243382A JP H05243382 A JPH05243382 A JP H05243382A JP 4038974 A JP4038974 A JP 4038974A JP 3897492 A JP3897492 A JP 3897492A JP H05243382 A JPH05243382 A JP H05243382A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/392—Floor-planning or layout, e.g. partitioning or placement
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Architecture (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】ＬＳＩの論理回路設計時にマクロ間の配線長を
意識せずに、通常のファンクションブロックのみで構成
でき論理回路設計が容易になるフロアプラン装置を提供
する。 【構成】記憶手段９は論理回路接続情報、グルーピング
情報、マクロ情報を格納する。マクロ配置手段２はマク
ロおよびグループの配置を行う。マクロ配置表示手段３
は配置結果を画面に表示する。グルーピング手段４は外
部の要求に応じてファンクションブロックのグルーピン
グを行う。ラッツネット表示手段５はマクロ間，グルー
プ間の接続関係をラッツネットによって表示確認し、よ
り良い配置を行う。マクロ・グルーピング間概略配線手
段６は配置が決定した後に概略配線を行う。マクロ・グ
ルーピング間概略配線長算出手段７は概略配線の配線長
を求める。ファンクションブロック変更手段８は配線長
が長い部分の出力側のファンクションブロックを高駆動
用ファンクションブロックに変更する。
意識せずに、通常のファンクションブロックのみで構成
でき論理回路設計が容易になるフロアプラン装置を提供
する。 【構成】記憶手段９は論理回路接続情報、グルーピング
情報、マクロ情報を格納する。マクロ配置手段２はマク
ロおよびグループの配置を行う。マクロ配置表示手段３
は配置結果を画面に表示する。グルーピング手段４は外
部の要求に応じてファンクションブロックのグルーピン
グを行う。ラッツネット表示手段５はマクロ間，グルー
プ間の接続関係をラッツネットによって表示確認し、よ
り良い配置を行う。マクロ・グルーピング間概略配線手
段６は配置が決定した後に概略配線を行う。マクロ・グ
ルーピング間概略配線長算出手段７は概略配線の配線長
を求める。ファンクションブロック変更手段８は配線長
が長い部分の出力側のファンクションブロックを高駆動
用ファンクションブロックに変更する。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＳＩの階層的設計に
おけるフロアプラン装置に関する。
おけるフロアプラン装置に関する。
【０００２】
【従来の技術】従来のＬＳＩの階層的設計におけるフロ
アプランナーでは、マクロの接続関係を見ながら、フロ
アプランを試行したり、概略配線を行いＬＳＩチップの
面積を見積もったりしている。また、マクロ間の配線長
により駆動ファンクションブロックとして高駆動の物を
使用する処理は、フロアプラン以前に論理回路設計にお
いて行っている。
アプランナーでは、マクロの接続関係を見ながら、フロ
アプランを試行したり、概略配線を行いＬＳＩチップの
面積を見積もったりしている。また、マクロ間の配線長
により駆動ファンクションブロックとして高駆動の物を
使用する処理は、フロアプラン以前に論理回路設計にお
いて行っている。
【０００３】
【発明が解決しようとする課題】上述した従来の方法で
は、フロプランを決定する前にマクロ間での配線長が長
くなるであろう接続について予め高駆動なファンクショ
ンブロックに変更しておかなければならない為、フロア
プランを考慮して論理回路設計を行わなければならない
と言う欠点がある。
は、フロプランを決定する前にマクロ間での配線長が長
くなるであろう接続について予め高駆動なファンクショ
ンブロックに変更しておかなければならない為、フロア
プランを考慮して論理回路設計を行わなければならない
と言う欠点がある。
【０００４】
【課題を解決するための手段】第１の発明は、ＬＳＩの
階層的な設計におけるフロアプラン装置において、ＬＳ
Ｉの論理回路接続情報と機能のまとまりを示すファンク
ションブロックのグルーピング情報と階層設計における
マクロ情報を格納する記憶手段と、前記マクロ情報およ
び前記グルーピング情報を用いてマクロおよびグループ
の配置を行うマクロ配置手段と、配置された前記マクロ
および前記グループを表示するマクロ配置表示手段と、
外部からの要求に応じて前記ファンクションブロックの
機能のまとまり毎にグループ化するグルーピング手段
と、前記マクロ間，前記グループ間および前記マクログ
ループ間の接続関係をラッツネットによって表示し修正
指示を受けて前記マクロおよび前記グループのより良い
配置を行うラッツネット表示手段と、前記マクロおよび
前記グループの配置が決定した後に概略配線を行うマク
ロ・グルーピング間概略配線手段と、前記概略配線の配
線長を求めるマクロ・グルーピング間概略配線長算出手
段と、前記配線長が長い部分に関して出力側の前記マク
ロ，グループ内の前記ファンクションブロックを高駆動
用ファンクションブロックに変更し前記論理回路接続情
報を変更するファンクションブロック変更手段とを有す
ることを特徴とする。
階層的な設計におけるフロアプラン装置において、ＬＳ
Ｉの論理回路接続情報と機能のまとまりを示すファンク
ションブロックのグルーピング情報と階層設計における
マクロ情報を格納する記憶手段と、前記マクロ情報およ
び前記グルーピング情報を用いてマクロおよびグループ
の配置を行うマクロ配置手段と、配置された前記マクロ
および前記グループを表示するマクロ配置表示手段と、
外部からの要求に応じて前記ファンクションブロックの
機能のまとまり毎にグループ化するグルーピング手段
と、前記マクロ間，前記グループ間および前記マクログ
ループ間の接続関係をラッツネットによって表示し修正
指示を受けて前記マクロおよび前記グループのより良い
配置を行うラッツネット表示手段と、前記マクロおよび
前記グループの配置が決定した後に概略配線を行うマク
ロ・グルーピング間概略配線手段と、前記概略配線の配
線長を求めるマクロ・グルーピング間概略配線長算出手
段と、前記配線長が長い部分に関して出力側の前記マク
ロ，グループ内の前記ファンクションブロックを高駆動
用ファンクションブロックに変更し前記論理回路接続情
報を変更するファンクションブロック変更手段とを有す
ることを特徴とする。
【０００５】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００６】図１は本発明の一実施例を示すブロック図
である。
である。
【０００７】次に、図１を用いて、処理手順を説明す
る。以下の処理はいくつかの処理手順から構成され、そ
れらは制御手段１によってコントロールされる。ＬＳＩ
の論理回路接続情報、機能のまとまりを示すファンクシ
ョンブロックのグルーピング情報、階層設計におけるマ
クロ情報が記憶手段９に格納されている。先ず、マクロ
配置手段２を用いてマクロとグルーピング情報における
グループの配置を行う。配置結果は、マクロ配置表示手
段３により画面に表示される。マクロ以外のファンクシ
ョンブロックに関しては、外部からの要求に応じて機能
のまとまり毎にグルーピング手段４を用いてグループ化
が任意にできる。次に、マクロ間、グループ間の接続関
係をラッツネット表示手段５により表示し、設計者に確
認しながらより良い配置を行う。配置が決定した後に、
マクロ・グルーピング間概略配線手段６により概略配線
を行い、マクロ・グルーピング間概略配線長算出手段７
を用いて配線長を求める。ここで、配線長が長い部分に
関して、ファンクションブロック変更手段８により、出
力側のマクロ・グループ内のファンクションブロックを
高駆動用ファンクションブロックに変更し論理回路接続
情報を変更する。
る。以下の処理はいくつかの処理手順から構成され、そ
れらは制御手段１によってコントロールされる。ＬＳＩ
の論理回路接続情報、機能のまとまりを示すファンクシ
ョンブロックのグルーピング情報、階層設計におけるマ
クロ情報が記憶手段９に格納されている。先ず、マクロ
配置手段２を用いてマクロとグルーピング情報における
グループの配置を行う。配置結果は、マクロ配置表示手
段３により画面に表示される。マクロ以外のファンクシ
ョンブロックに関しては、外部からの要求に応じて機能
のまとまり毎にグルーピング手段４を用いてグループ化
が任意にできる。次に、マクロ間、グループ間の接続関
係をラッツネット表示手段５により表示し、設計者に確
認しながらより良い配置を行う。配置が決定した後に、
マクロ・グルーピング間概略配線手段６により概略配線
を行い、マクロ・グルーピング間概略配線長算出手段７
を用いて配線長を求める。ここで、配線長が長い部分に
関して、ファンクションブロック変更手段８により、出
力側のマクロ・グループ内のファンクションブロックを
高駆動用ファンクションブロックに変更し論理回路接続
情報を変更する。
【０００８】図２は、本発明を用いてＬＳＩのフロアプ
ラン及び概略配線を行った状態を示している一例であ
る。
ラン及び概略配線を行った状態を示している一例であ
る。
【０００９】ＬＳＩチップ枠１０、マクロ１１、マクロ
間概略配線１２、長いマクロ間配線１３から構成され
る。マクロ１１の中には、ファンクションブロックによ
る論理回路が構成されている。マクロ間概略配線の線長
は全て算出される。
間概略配線１２、長いマクロ間配線１３から構成され
る。マクロ１１の中には、ファンクションブロックによ
る論理回路が構成されている。マクロ間概略配線の線長
は全て算出される。
【００１０】図３は、本発明によるファンクションブロ
ック変更機能の一例である。
ック変更機能の一例である。
【００１１】マクロ１１、長いマクロ間配線１３、ソー
ス側ファンクションブロック１４、ロード側ファンクシ
ョンブロック１５、マクロ内部ファンクションブロック
１６、高駆動用ファンクションブロック１７から構成さ
れる。マクロ１１の内部は、ＮＡＮＤ、ＡＮＤの様なマ
クロ内部ファンクションブロック１６により構成されて
いる。マクロの切り口にあたるソース側ファンクション
ブロック１４とロード側ファンクションブロック１５の
間の配線がマクロ間配線となる。
ス側ファンクションブロック１４、ロード側ファンクシ
ョンブロック１５、マクロ内部ファンクションブロック
１６、高駆動用ファンクションブロック１７から構成さ
れる。マクロ１１の内部は、ＮＡＮＤ、ＡＮＤの様なマ
クロ内部ファンクションブロック１６により構成されて
いる。マクロの切り口にあたるソース側ファンクション
ブロック１４とロード側ファンクションブロック１５の
間の配線がマクロ間配線となる。
【００１２】図２の様にマクロ間の概略配線を行い、概
略配線の線長算出の結果、指定配線長よりも長いマクロ
間配線１３の様な配線が発生した場合に、図３に示す様
に、マクロ間の切り口にあたるソース側ファンクション
ブロック１４を高駆動用ファンクションブロック１７に
論理回路情報を変更する。これにより、マクロ間配線が
長くても信号の遅延時間を増やすことのない論理回路が
構成される。この際に、変更前のソース側ファンクショ
ンブロック１４と同じ機能を有する高駆動用ファンクシ
ョンブロック１７は、予めライブラリとして用意してお
かなければならない。
略配線の線長算出の結果、指定配線長よりも長いマクロ
間配線１３の様な配線が発生した場合に、図３に示す様
に、マクロ間の切り口にあたるソース側ファンクション
ブロック１４を高駆動用ファンクションブロック１７に
論理回路情報を変更する。これにより、マクロ間配線が
長くても信号の遅延時間を増やすことのない論理回路が
構成される。この際に、変更前のソース側ファンクショ
ンブロック１４と同じ機能を有する高駆動用ファンクシ
ョンブロック１７は、予めライブラリとして用意してお
かなければならない。
【００１３】この後、実際の配置・配線を行うが、この
際も予め配線が長くなると予想されうる箇所には、図３
の様に高駆動用ファンクションブロック１７に変更され
ているため、所定の遅延時間内に納めることが容易にな
る。
際も予め配線が長くなると予想されうる箇所には、図３
の様に高駆動用ファンクションブロック１７に変更され
ているため、所定の遅延時間内に納めることが容易にな
る。
【００１４】
【発明の効果】以上説明したように本発明は、論理回路
の接続情報、配置情報を記憶する手段、マクロを配置す
る手段、ファンクションブロックをまとめるグルーピン
グ手段、マクロ及びファンクションブロックの接続関係
を示すラッツネットを表示する手段、マクロ間の概略配
線を行う手段、マクロ間の概略配線より概略配線長を算
出する手段、論理回路中のファンクションブロックを高
駆動ファンクションブロックに変更する手段、以上を制
御する手段を有する事により、論理回路設計時にマクロ
間の配線長を意識し高駆動用ファンクションブロックを
用いて論理回路を構成することなく、通常のファンクシ
ョンブロックのみで構成出来るため、論理回路設計が容
易になるという効果がある。
の接続情報、配置情報を記憶する手段、マクロを配置す
る手段、ファンクションブロックをまとめるグルーピン
グ手段、マクロ及びファンクションブロックの接続関係
を示すラッツネットを表示する手段、マクロ間の概略配
線を行う手段、マクロ間の概略配線より概略配線長を算
出する手段、論理回路中のファンクションブロックを高
駆動ファンクションブロックに変更する手段、以上を制
御する手段を有する事により、論理回路設計時にマクロ
間の配線長を意識し高駆動用ファンクションブロックを
用いて論理回路を構成することなく、通常のファンクシ
ョンブロックのみで構成出来るため、論理回路設計が容
易になるという効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】本実施例のＬＳＩのフロアプラン及び概略配線
の例を示す図である。
の例を示す図である。
【図３】本実施例のファンクションブロック変更機能の
一実施例を示す図である。
一実施例を示す図である。
１ 制御手段 ２ マクロ配置手段 ３ マクロ配置表示手段 ４ グルーピング手段 ５ ラッツネット表示手段 ６ マクロ・グルーピング間概略配線手段 ７ マクロ・グルーピング間概略配線長算出手段 ８ ファンクションブロック変更手段 ９ 記憶手段 １０ ＬＳＩチップ枠 １１ マクロ １２ マクロ間概略配線 １３ 長いマクロ間配線 １４ ソース側ファンクションブロック １５ ロード側ファンクションブロック １６ マクロ内部ファンクションブロック １７ 高駆動用ファンクションブロック
Claims (1)
- 【請求項１】ＬＳＩの階層的な設計におけるフロアプラ
ン装置において、ＬＳＩの論理回路接続情報と機能のま
とまりを示すファンクションブロックのグルーピング情
報と階層設計におけるマクロ情報を格納する記憶手段
と、前記マクロ情報および前記グルーピング情報を用い
てマクロおよびグループの配置を行うマクロ配置手段
と、配置された前記マクロおよび前記グループを表示す
るマクロ配置表示手段と、外部からの要求に応じて前記
ファンクションブロックの機能のまとまり毎にグループ
化するグルーピング手段と、前記マクロ間，前記グルー
プ間および前記マクログループ間の接続関係をラッツネ
ットによって表示し修正指示を受けて前記マクロおよび
前記グループのより良い配置を行うラッツネット表示手
段と、前記マクロおよび前記グループの配置が決定した
後に概略配線を行うマクロ・グルーピング間概略配線手
段と、前記概略配線の配線長を求めるマクロ・グルーピ
ング間概略配線長算出手段と、前記配線長が長い部分に
関して出力側の前記マクロ，グループ内の前記ファンク
ションブロックを高駆動用ファンクションブロックに変
更し前記論理回路接続情報を変更するファンクションブ
ロック変更手段とを有することを特徴とするフロアプラ
ン装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4038974A JP2800527B2 (ja) | 1992-02-26 | 1992-02-26 | フロアプラン装置 |
| US08/022,934 US5418733A (en) | 1992-02-26 | 1993-02-26 | Floor-planning apparatus for hierarchical design of LSI |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4038974A JP2800527B2 (ja) | 1992-02-26 | 1992-02-26 | フロアプラン装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05243382A true JPH05243382A (ja) | 1993-09-21 |
| JP2800527B2 JP2800527B2 (ja) | 1998-09-21 |
Family
ID=12540131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4038974A Expired - Lifetime JP2800527B2 (ja) | 1992-02-26 | 1992-02-26 | フロアプラン装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5418733A (ja) |
| JP (1) | JP2800527B2 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5805861A (en) * | 1995-08-29 | 1998-09-08 | Unisys Corporation | Method of stabilizing component and net names of integrated circuits in electronic design automation systems |
| US5731985A (en) * | 1996-04-23 | 1998-03-24 | International Business Machines Corporation | Chip sizing for hierarchical designs |
| US5864487A (en) * | 1996-11-19 | 1999-01-26 | Unisys Corporation | Method and apparatus for identifying gated clocks within a circuit design using a standard optimization tool |
| US6026220A (en) * | 1996-11-19 | 2000-02-15 | Unisys Corporation | Method and apparatus for incremntally optimizing a circuit design |
| US5956256A (en) * | 1996-11-19 | 1999-09-21 | Unisys Corporation | Method and apparatus for optimizing a circuit design having multi-paths therein |
| US5980092A (en) * | 1996-11-19 | 1999-11-09 | Unisys Corporation | Method and apparatus for optimizing a gated clock structure using a standard optimization tool |
| US5960184A (en) * | 1996-11-19 | 1999-09-28 | Unisys Corporation | Method and apparatus for providing optimization parameters to a logic optimizer tool |
| US5802075A (en) * | 1997-01-16 | 1998-09-01 | Unisys Corporation | Distributed test pattern generation |
| US5912820A (en) * | 1997-01-22 | 1999-06-15 | Unisys Corporation | Method and apparatus for distributing a clock tree within a hierarchical circuit design |
| US6754879B1 (en) | 1997-01-27 | 2004-06-22 | Unisys Corporation | Method and apparatus for providing modularity to a behavioral description of a circuit design |
| US6701289B1 (en) | 1997-01-27 | 2004-03-02 | Unisys Corporation | Method and apparatus for using a placement tool to manipulate cell substitution lists |
| US6684376B1 (en) | 1997-01-27 | 2004-01-27 | Unisys Corporation | Method and apparatus for selecting components within a circuit design database |
| US6718520B1 (en) | 1997-01-27 | 2004-04-06 | Unisys Corporation | Method and apparatus for selectively providing hierarchy to a circuit design |
| US6708144B1 (en) | 1997-01-27 | 2004-03-16 | Unisys Corporation | Spreadsheet driven I/O buffer synthesis process |
| US7076410B1 (en) | 1997-01-27 | 2006-07-11 | Unisys Corporation | Method and apparatus for efficiently viewing a number of selected components using a database editor tool |
| US6516456B1 (en) | 1997-01-27 | 2003-02-04 | Unisys Corporation | Method and apparatus for selectively viewing nets within a database editor tool |
| US6910200B1 (en) | 1997-01-27 | 2005-06-21 | Unisys Corporation | Method and apparatus for associating selected circuit instances and for performing a group operation thereon |
| JPH11110434A (ja) * | 1997-10-07 | 1999-04-23 | Fujitsu Ltd | プリント板パターン設計装置 |
| US6083271A (en) * | 1998-05-05 | 2000-07-04 | Lsi Logic Corporation | Method and apparatus for specifying multiple power domains in electronic circuit designs |
| US6546532B1 (en) | 2000-06-20 | 2003-04-08 | Unisys Corporation | Method and apparatus for traversing and placing cells using a placement tool |
| US6889370B1 (en) * | 2000-06-20 | 2005-05-03 | Unisys Corporation | Method and apparatus for selecting and aligning cells using a placement tool |
| AU2003223051A1 (en) * | 2002-05-23 | 2003-12-12 | Koninklijke Philips Electronics N.V. | Integrated circuit design method |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4377849A (en) * | 1980-12-29 | 1983-03-22 | International Business Machines Corporation | Macro assembler process for automated circuit design |
| US5050091A (en) * | 1985-02-28 | 1991-09-17 | Electric Editor, Inc. | Integrated electric design system with automatic constraint satisfaction |
| DE3650323T2 (de) * | 1986-12-17 | 1996-01-25 | Ibm | VLSI-Chip und Verfahren zur Herstellung. |
| JP2564344B2 (ja) * | 1987-12-23 | 1996-12-18 | 株式会社日立製作所 | 半導体集積回路の設計方式 |
| JP2831703B2 (ja) * | 1989-06-23 | 1998-12-02 | 株式会社東芝 | 自動フロアプラン演算装置 |
| EP0431532B1 (en) * | 1989-12-04 | 2001-04-18 | Matsushita Electric Industrial Co., Ltd. | Placement optimization system aided by CAD |
-
1992
- 1992-02-26 JP JP4038974A patent/JP2800527B2/ja not_active Expired - Lifetime
-
1993
- 1993-02-26 US US08/022,934 patent/US5418733A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2800527B2 (ja) | 1998-09-21 |
| US5418733A (en) | 1995-05-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980609 |