JPH06266801A - フロアプランを考慮した論理合成方法 - Google Patents
フロアプランを考慮した論理合成方法Info
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- JPH06266801A JPH06266801A JP5080152A JP8015293A JPH06266801A JP H06266801 A JPH06266801 A JP H06266801A JP 5080152 A JP5080152 A JP 5080152A JP 8015293 A JP8015293 A JP 8015293A JP H06266801 A JPH06266801 A JP H06266801A
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Abstract
(57)【要約】
【構成】 論理装置の機能レベルの仕様41から仮のフロ
アプラン情報42を作成し、次に仮のフロアプラン情報42
に基づいてブロック間概略配線情報46を生成すると共に
この情報46からブロック間にまたがるネットの線長を見
積もり、ブロック間ネット線長情報43を作成する。次
に、このブロック間ネット線長情報43に基づいて制約情
報44を作成する。論理合成手段９は制約情報44が満たさ
れるように、例えばブロック間にまたがる線長の長いネ
ットの出力側ゲートとして駆動能力の高いハイパワーゲ
ートを使用するといった方法で、論理装置の機能レベル
の仕様41から論理装置のゲートレベルの仕様45を生成す
る。 【効果】 フロアプランを考慮して論理合成を行うの
で、最初の論理合成時点で最終的な実装形態, 性能目標
にあった論理合成結果が得られ易くなり、設計工程の後
戻りを極力少なくすることができる。
アプラン情報42を作成し、次に仮のフロアプラン情報42
に基づいてブロック間概略配線情報46を生成すると共に
この情報46からブロック間にまたがるネットの線長を見
積もり、ブロック間ネット線長情報43を作成する。次
に、このブロック間ネット線長情報43に基づいて制約情
報44を作成する。論理合成手段９は制約情報44が満たさ
れるように、例えばブロック間にまたがる線長の長いネ
ットの出力側ゲートとして駆動能力の高いハイパワーゲ
ートを使用するといった方法で、論理装置の機能レベル
の仕様41から論理装置のゲートレベルの仕様45を生成す
る。 【効果】 フロアプランを考慮して論理合成を行うの
で、最初の論理合成時点で最終的な実装形態, 性能目標
にあった論理合成結果が得られ易くなり、設計工程の後
戻りを極力少なくすることができる。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＳＩ，ＰＣＢ等の論
理装置の設計に関し、特に設計対象となる論理装置の機
能レベルの仕様から仮のフロアプランを作成し、この作
成したフロアプランを考慮して論理合成によってゲート
レベルの仕様を作成するようにした、フロアプランを考
慮した論理合成方法に関する。
理装置の設計に関し、特に設計対象となる論理装置の機
能レベルの仕様から仮のフロアプランを作成し、この作
成したフロアプランを考慮して論理合成によってゲート
レベルの仕様を作成するようにした、フロアプランを考
慮した論理合成方法に関する。
【０００２】
【従来の技術】従来、論理合成によってＬＳＩやＰＣＢ
等の論理装置を設計する場合、機能設計段階で作成され
た設計対象となる論理装置の機能レベルの仕様（論理装
置がどのような機能ブロック等で構成され、それらがど
のようなビット幅の信号線でどのように接続されている
か等を示す情報）から論理合成によってゲートレベルの
仕様（インバータ，フリップフロップ等の論理ゲートを
単位としたレベルの仕様）を生成し、次に、レイアウト
設計（フロアプラン設計を含む）を行い、そして、遅延
評価等を行って問題があれば論理合成工程やレイアウト
設計工程に後戻りして再度設計し直すといった手順が一
般に採用されている。
等の論理装置を設計する場合、機能設計段階で作成され
た設計対象となる論理装置の機能レベルの仕様（論理装
置がどのような機能ブロック等で構成され、それらがど
のようなビット幅の信号線でどのように接続されている
か等を示す情報）から論理合成によってゲートレベルの
仕様（インバータ，フリップフロップ等の論理ゲートを
単位としたレベルの仕様）を生成し、次に、レイアウト
設計（フロアプラン設計を含む）を行い、そして、遅延
評価等を行って問題があれば論理合成工程やレイアウト
設計工程に後戻りして再度設計し直すといった手順が一
般に採用されている。
【０００３】特に、レイアウト設計によって決定された
論理装置を構成する各ブロックの形状，配置場所、つま
りフロアプランによっては、遠く離れたブロック間を結
ぶネットが生じることがあり、このようなネットはその
線長が長いことから信号の伝搬遅延時間がそのネットの
遅延制約を満たさないことがある。このような場合も従
来は、遅延評価によってそのことが判明した時点で、論
理合成によって生成されたそのネットの出力側ゲートを
駆動能力の高いハイパワーゲートに代えたり、高出力バ
ッファを新たに挿入するといった設計変更で対処してい
る。
論理装置を構成する各ブロックの形状，配置場所、つま
りフロアプランによっては、遠く離れたブロック間を結
ぶネットが生じることがあり、このようなネットはその
線長が長いことから信号の伝搬遅延時間がそのネットの
遅延制約を満たさないことがある。このような場合も従
来は、遅延評価によってそのことが判明した時点で、論
理合成によって生成されたそのネットの出力側ゲートを
駆動能力の高いハイパワーゲートに代えたり、高出力バ
ッファを新たに挿入するといった設計変更で対処してい
る。
【０００４】
【発明が解決しようとする課題】論理合成方式によるＬ
ＳＩやＰＣＢの設計においては、前工程へ戻って再設計
するといった工程戻りは或る程度避けることはできない
が、工程戻りが頻発する場合、或いは戻った工程で行う
べき作業量が増大する場合には、設計時間の長大化を招
き、また人的ミスの混入の危険性が高まる。
ＳＩやＰＣＢの設計においては、前工程へ戻って再設計
するといった工程戻りは或る程度避けることはできない
が、工程戻りが頻発する場合、或いは戻った工程で行う
べき作業量が増大する場合には、設計時間の長大化を招
き、また人的ミスの混入の危険性が高まる。
【０００５】このため、工程戻りは極力少ないことに越
したことはないが、従来は、論理合成を行ってから初め
てフロアプランを作成しているため、フロアプランで得
られるブロックの形状，配置場所を論理合成に活用でき
ず、そのため、前述したように遅延制約違反のパスの出
力側ゲートを駆動能力の高いハイパワーゲートに置き換
えるといった工程の後戻りが高い確率で発生し、それが
設計時間の長大化と人的ミスの混入の一原因となってい
る。
したことはないが、従来は、論理合成を行ってから初め
てフロアプランを作成しているため、フロアプランで得
られるブロックの形状，配置場所を論理合成に活用でき
ず、そのため、前述したように遅延制約違反のパスの出
力側ゲートを駆動能力の高いハイパワーゲートに置き換
えるといった工程の後戻りが高い確率で発生し、それが
設計時間の長大化と人的ミスの混入の一原因となってい
る。
【０００６】そこで、本発明の目的は、設計対象となる
論理装置の機能レベルの仕様から仮のフロアプランを作
成し、この作成したフロアプランを考慮して論理合成に
よってゲートレベルの仕様を作成することにより、遠く
離れたブロック間にまたがるネットの出力側ゲートを駆
動能力の高いハイパワーゲートで構成するといった対策
を最初の論理合成の時点で可能とし、論理装置の設計に
おける工程の後戻りを極力少なくし得るようにした、フ
ロアプランを考慮した論理合成方法を提供することにあ
る。
論理装置の機能レベルの仕様から仮のフロアプランを作
成し、この作成したフロアプランを考慮して論理合成に
よってゲートレベルの仕様を作成することにより、遠く
離れたブロック間にまたがるネットの出力側ゲートを駆
動能力の高いハイパワーゲートで構成するといった対策
を最初の論理合成の時点で可能とし、論理装置の設計に
おける工程の後戻りを極力少なくし得るようにした、フ
ロアプランを考慮した論理合成方法を提供することにあ
る。
【０００７】
【課題を解決するための手段】本発明は上記の目的を達
成するために、論理合成対象となる論理装置の機能レベ
ルの仕様から前記論理装置の仮のフロアプランを作成
し、該作成した仮のフロアプランに基づいて前記論理装
置を構成するブロック間の概略配線経路を決定し、該決
定した概略配線経路に基づき前記論理装置を構成するブ
ロック間にまたがるネットの線長を見積もり、該見積も
ったネットの線長に基づいて論理合成時の制約情報を設
定し、該設定した制約情報を考慮して、論理合成によ
り、前記論理合成対象となる論理装置の機能レベルの仕
様からゲートレベルの仕様を生成するようにしている。
成するために、論理合成対象となる論理装置の機能レベ
ルの仕様から前記論理装置の仮のフロアプランを作成
し、該作成した仮のフロアプランに基づいて前記論理装
置を構成するブロック間の概略配線経路を決定し、該決
定した概略配線経路に基づき前記論理装置を構成するブ
ロック間にまたがるネットの線長を見積もり、該見積も
ったネットの線長に基づいて論理合成時の制約情報を設
定し、該設定した制約情報を考慮して、論理合成によ
り、前記論理合成対象となる論理装置の機能レベルの仕
様からゲートレベルの仕様を生成するようにしている。
【０００８】
【作用】本来、論理装置のフロアプランは、論理装置を
構成する各ブロックのゲートレベルの仕様が決定した後
でなければ正確には行えないが、熟練した設計者であれ
ば長年の経験から各ブロックの機能レベルの仕様から各
ブロックに必要な形状や配置場所、つまりフロアプラン
を或る程度の精度で作成することが可能である。同様に
ブロック間にまたがるネットの線長もレイアウト終了後
でなければ正確には行えないが、上述のようにしてフロ
アプランを作成すると、熟練した設計者であれば各ブロ
ックの入出力端子の位置を推測することができるので、
その推測した入出力端子間を結ぶ配線経路を決定し、こ
の配線経路長をブロック間にまたがるネットの線長の近
似値とすれば、或る程度の精度で予測が可能である。
構成する各ブロックのゲートレベルの仕様が決定した後
でなければ正確には行えないが、熟練した設計者であれ
ば長年の経験から各ブロックの機能レベルの仕様から各
ブロックに必要な形状や配置場所、つまりフロアプラン
を或る程度の精度で作成することが可能である。同様に
ブロック間にまたがるネットの線長もレイアウト終了後
でなければ正確には行えないが、上述のようにしてフロ
アプランを作成すると、熟練した設計者であれば各ブロ
ックの入出力端子の位置を推測することができるので、
その推測した入出力端子間を結ぶ配線経路を決定し、こ
の配線経路長をブロック間にまたがるネットの線長の近
似値とすれば、或る程度の精度で予測が可能である。
【０００９】本発明はこのような点に着目して為された
ものであり、先ず論理装置の機能レベルの仕様から仮の
フロアプランを作成し、次にこの仮のフロアプランに基
づいてブロック間の概略配線経路を決定すると共にこの
概略配線経路からブロック間にまたがるネットの線長を
見積もり、そして、この見積もったネットの線長に基づ
いて設定した制約情報の下で論理合成を行うことによ
り、ブロック間にまたがる線長の長いネットの出力側ゲ
ートとして駆動能力の高いハイパワーゲートを最初の論
理合成の段階で自動的に生成するといった、フロアプラ
ンを考慮した論理合成が行われるようにしたものであ
る。
ものであり、先ず論理装置の機能レベルの仕様から仮の
フロアプランを作成し、次にこの仮のフロアプランに基
づいてブロック間の概略配線経路を決定すると共にこの
概略配線経路からブロック間にまたがるネットの線長を
見積もり、そして、この見積もったネットの線長に基づ
いて設定した制約情報の下で論理合成を行うことによ
り、ブロック間にまたがる線長の長いネットの出力側ゲ
ートとして駆動能力の高いハイパワーゲートを最初の論
理合成の段階で自動的に生成するといった、フロアプラ
ンを考慮した論理合成が行われるようにしたものであ
る。
【００１０】
【実施例】次に本発明の実施例について図面を参照して
詳細に説明する。
詳細に説明する。
【００１１】図１を参照すると、本発明のフロアプラン
を考慮した論理合成方法の実施に使用する装置の一例
は、グラフィックディスプレイ１と、キーボード２と、
マウス３と、記憶装置４と、ブロック図作成手段５と、
フロアプラン作成手段６と、ブロック間概略配線手段１
１と、ブロック間ネット線長計算手段７と、制約情報発
生手段８と、論理合成手段９と、これらを相互に接続す
る信号線１０とで構成されている。各手段５〜９，１１
は例えばＥＷＳを構成する中央処理装置上で実行される
各種プログラムで実現され、記憶装置４はその主記憶装
置あるいは補助記憶装置で構成される。
を考慮した論理合成方法の実施に使用する装置の一例
は、グラフィックディスプレイ１と、キーボード２と、
マウス３と、記憶装置４と、ブロック図作成手段５と、
フロアプラン作成手段６と、ブロック間概略配線手段１
１と、ブロック間ネット線長計算手段７と、制約情報発
生手段８と、論理合成手段９と、これらを相互に接続す
る信号線１０とで構成されている。各手段５〜９，１１
は例えばＥＷＳを構成する中央処理装置上で実行される
各種プログラムで実現され、記憶装置４はその主記憶装
置あるいは補助記憶装置で構成される。
【００１２】ブロック図作成手段５は、設計者が設計対
象とする論理装置の機能レベルの仕様をグラフィックデ
ィスプレイ１の画面上にキーボード２やマウス３の操作
によって作成できる環境を提供する手段であり、一種の
エディタである。このブロック図作成手段５を使用して
作成された情報は記憶装置４に論理装置の機能レベルの
仕様４１として記憶される。
象とする論理装置の機能レベルの仕様をグラフィックデ
ィスプレイ１の画面上にキーボード２やマウス３の操作
によって作成できる環境を提供する手段であり、一種の
エディタである。このブロック図作成手段５を使用して
作成された情報は記憶装置４に論理装置の機能レベルの
仕様４１として記憶される。
【００１３】フロアプラン作成手段６は、設計者が設計
対象とする論理装置のフロアプランをグラフィックディ
スプレイ１の画面上にキーボード２等の操作によって作
成できる環境を提供する手段であり、これも一種のエデ
ィタである。このフロアプラン作成手段６を使用して作
成された情報は記憶装置４に論理装置のフロアプラン情
報４２として記憶される。
対象とする論理装置のフロアプランをグラフィックディ
スプレイ１の画面上にキーボード２等の操作によって作
成できる環境を提供する手段であり、これも一種のエデ
ィタである。このフロアプラン作成手段６を使用して作
成された情報は記憶装置４に論理装置のフロアプラン情
報４２として記憶される。
【００１４】ブロック間概略配線手段１１は、フロアプ
ラン情報４２およびキーボード２等を通じて設計者から
入力された各ブロックの仮の入出力端子位置の情報に基
づき、論理装置の各ブロック間の概略配線経路を求める
手段である。求められた経路の情報は記憶装置４にブロ
ック間概略配線情報４６として記憶される。
ラン情報４２およびキーボード２等を通じて設計者から
入力された各ブロックの仮の入出力端子位置の情報に基
づき、論理装置の各ブロック間の概略配線経路を求める
手段である。求められた経路の情報は記憶装置４にブロ
ック間概略配線情報４６として記憶される。
【００１５】ブロック間ネット線長計算手段７は、作成
されたブロック間概略配線情報４６に基づきブロック間
のネット線長を計算する手段である。計算された結果は
記憶装置４にブロック間ネット線長情報４３として記憶
される。
されたブロック間概略配線情報４６に基づきブロック間
のネット線長を計算する手段である。計算された結果は
記憶装置４にブロック間ネット線長情報４３として記憶
される。
【００１６】制約情報発生手段８は、ブロック間ネット
線長情報４３に基づき論理合成時の制約情報を発生する
手段である。発生された情報は記憶装置４に制約情報４
４として記憶される。
線長情報４３に基づき論理合成時の制約情報を発生する
手段である。発生された情報は記憶装置４に制約情報４
４として記憶される。
【００１７】論理合成手段９は、制約情報４４の下で、
論理装置の機能レベルの仕様４１から論理装置のゲート
レベルの仕様を自動生成する手段である。生成された情
報は記憶装置４に論理装置のゲートレベルの仕様４５と
して記憶される。
論理装置の機能レベルの仕様４１から論理装置のゲート
レベルの仕様を自動生成する手段である。生成された情
報は記憶装置４に論理装置のゲートレベルの仕様４５と
して記憶される。
【００１８】以下本実施例によるフロアプランを考慮し
た論理合成方法を説明する。
た論理合成方法を説明する。
【００１９】先ず設計者は、キーボード２等の操作によ
りブロック図作成手段５を起動し、このブロック図作成
手段５を使用して、設計対象とする論理装置の機能レベ
ルの仕様をグラフィックディスプレイ１の例えば上半分
の画面上に作成する。
りブロック図作成手段５を起動し、このブロック図作成
手段５を使用して、設計対象とする論理装置の機能レベ
ルの仕様をグラフィックディスプレイ１の例えば上半分
の画面上に作成する。
【００２０】図２は設計者によって作成された論理装置
の機能レベルの仕様の一例を示す機能ブロック図であ
る。この例の論理装置の機能レベルの仕様は、入力端子
群ＩＮ１，ＩＮ２，ＩＮ３の仕様と、或る論理のまとま
りを表す複数のブロックＢＬＫ１，ＢＬＫ２，ＲＥＧ
１，ＲＥＧ２，ＳＥＬ１，ＳＥＬ２の各仕様と、出力端
子群ＯＵＴの仕様と、入出力端子群とブロックおよびブ
ロック相互間を接続するビット幅を持つ接続情報ＰＱ
（０：３２），ＡＢＣ（０：３２），ＤＥＦ（０：３
２），ＡＢＣＸ（０：３２），ＤＥＦＸ（０：３２），
ＲＳＴ（０：３２），ＸＹＺ（０：３２），ＧＨ（０：
３２），ＯＵＴ（０：３２）の仕様（括弧内の数値はビ
ット幅を示す）とで構成されている。
の機能レベルの仕様の一例を示す機能ブロック図であ
る。この例の論理装置の機能レベルの仕様は、入力端子
群ＩＮ１，ＩＮ２，ＩＮ３の仕様と、或る論理のまとま
りを表す複数のブロックＢＬＫ１，ＢＬＫ２，ＲＥＧ
１，ＲＥＧ２，ＳＥＬ１，ＳＥＬ２の各仕様と、出力端
子群ＯＵＴの仕様と、入出力端子群とブロックおよびブ
ロック相互間を接続するビット幅を持つ接続情報ＰＱ
（０：３２），ＡＢＣ（０：３２），ＤＥＦ（０：３
２），ＡＢＣＸ（０：３２），ＤＥＦＸ（０：３２），
ＲＳＴ（０：３２），ＸＹＺ（０：３２），ＧＨ（０：
３２），ＯＵＴ（０：３２）の仕様（括弧内の数値はビ
ット幅を示す）とで構成されている。
【００２１】設計者は設計対象とする論理装置の機能レ
ベルの仕様を作成し終え、その旨をマウス３等で指示す
ると、ブロック図作成手段５が、それらを記憶装置４に
論理装置の機能レベルの仕様４１として格納する。
ベルの仕様を作成し終え、その旨をマウス３等で指示す
ると、ブロック図作成手段５が、それらを記憶装置４に
論理装置の機能レベルの仕様４１として格納する。
【００２２】次に設計者は、キーボード２等の操作によ
りフロアプラン作成手段６を起動し、このフロアプラン
作成手段６を使用して、設計対象とする論理装置の仮の
フロアプランを、グラフィックディスプレイ１の例えば
下半分の画面上に作成する。
りフロアプラン作成手段６を起動し、このフロアプラン
作成手段６を使用して、設計対象とする論理装置の仮の
フロアプランを、グラフィックディスプレイ１の例えば
下半分の画面上に作成する。
【００２３】このフロアプランの作成は、画面の上に表
示されている図２のブロック図を見ながら、例えばフロ
アプラン作成手段６によってグラフィックディスプレイ
１の下半分の画面に表示されたＬＳＩ基板またはプリン
ト基板の外形を示す枠内に、論理装置を構成する各ブロ
ックの形状を示す図形を順次作成していくことで進めら
れる。
示されている図２のブロック図を見ながら、例えばフロ
アプラン作成手段６によってグラフィックディスプレイ
１の下半分の画面に表示されたＬＳＩ基板またはプリン
ト基板の外形を示す枠内に、論理装置を構成する各ブロ
ックの形状を示す図形を順次作成していくことで進めら
れる。
【００２４】図３は図２に示した論理装置のブロックＢ
ＬＫ１，ＢＬＫ２，ＲＥＧ１，ＲＥＧ２，ＳＥＬ１，Ｓ
ＥＬ２についての形状とその配置とを決定した時点の仮
のフロアプランの例を示す。
ＬＫ１，ＢＬＫ２，ＲＥＧ１，ＲＥＧ２，ＳＥＬ１，Ｓ
ＥＬ２についての形状とその配置とを決定した時点の仮
のフロアプランの例を示す。
【００２５】ここで、前述したように論理装置のフロア
プランは、論理装置を構成する各ブロックＢＬＫ１，Ｂ
ＬＫ２，ＲＥＧ１，ＲＥＧ２，ＳＥＬ１，ＳＥＬ２のゲ
ートレベルの仕様が決定した後でなければ、各ブロック
のサイズ等が確定しないために正確には行えないが、熟
練した設計者であれば長年の経験から各ブロックの機能
レベルの仕様から各ブロックに必要な形状や配置場所を
或る程度の精度で決定することが可能である。即ち、本
発明の方法を適用した論理設計においても、論理合成後
に正確なフロアプランを作成する必要はあるが、熟練し
た設計者であれば論理合成後に作成されるフロアプラン
とほぼ同様な仮のフロアプランを作成することが可能で
あり、見当違いの仮のフロアプランを考慮した論理合成
が行われる恐れはない。
プランは、論理装置を構成する各ブロックＢＬＫ１，Ｂ
ＬＫ２，ＲＥＧ１，ＲＥＧ２，ＳＥＬ１，ＳＥＬ２のゲ
ートレベルの仕様が決定した後でなければ、各ブロック
のサイズ等が確定しないために正確には行えないが、熟
練した設計者であれば長年の経験から各ブロックの機能
レベルの仕様から各ブロックに必要な形状や配置場所を
或る程度の精度で決定することが可能である。即ち、本
発明の方法を適用した論理設計においても、論理合成後
に正確なフロアプランを作成する必要はあるが、熟練し
た設計者であれば論理合成後に作成されるフロアプラン
とほぼ同様な仮のフロアプランを作成することが可能で
あり、見当違いの仮のフロアプランを考慮した論理合成
が行われる恐れはない。
【００２６】設計者は設計対象とする論理装置の仮のフ
ロアプランを作成し終え、その旨をマウス３等で指示す
ると、フロアプラン作成手段６は、それを記憶装置４に
フロアプラン情報４２として格納する。
ロアプランを作成し終え、その旨をマウス３等で指示す
ると、フロアプラン作成手段６は、それを記憶装置４に
フロアプラン情報４２として格納する。
【００２７】次に設計者は、キーボード２等の操作によ
りブロック間概略配線手段１１を起動する。起動された
ブロック間概略配線手段１１は、フロアプラン中の各ブ
ロックに対して入出力端子の位置を入力するよう促進す
るメッセージをグラフィックディスプレイ１に表示す
る。
りブロック間概略配線手段１１を起動する。起動された
ブロック間概略配線手段１１は、フロアプラン中の各ブ
ロックに対して入出力端子の位置を入力するよう促進す
るメッセージをグラフィックディスプレイ１に表示す
る。
【００２８】設計者はこの促進メッセージに応えて、各
ブロックの入出力端子の位置をマウス３等の操作により
グラフィックディスプレイ１上に指定していく。この段
階ではブロック内のレイアウト情報は存在しないため、
ブロック間の接続を行う入出力端子の位置を厳密に決定
することはできないが、熟練した設計者であれば、図３
に示されるようなフロアプランと図２に示されるような
機能ブロック図とで判明する各ブロックの接続関係およ
び位置関係からブロックの入出力端子の位置を大まかに
決定することが可能である。
ブロックの入出力端子の位置をマウス３等の操作により
グラフィックディスプレイ１上に指定していく。この段
階ではブロック内のレイアウト情報は存在しないため、
ブロック間の接続を行う入出力端子の位置を厳密に決定
することはできないが、熟練した設計者であれば、図３
に示されるようなフロアプランと図２に示されるような
機能ブロック図とで判明する各ブロックの接続関係およ
び位置関係からブロックの入出力端子の位置を大まかに
決定することが可能である。
【００２９】図４に設計者によって指示された各ブロッ
クの入出力端子の位置の例を示す。同図において、ｉ
１，ｉ２はブロックＢＬＫ１とブロックＢＬＫ２との接
続に使用する入出力端子、ｉ３，ｉ９はブロックＢＬＫ
２とブロックＳＥＬ２との接続に使用する入出力端子、
ｉ４，ｉ６はブロックＲＥＧ１とブロックＳＥＬ１との
接続に使用する入出力端子、ｉ５，ｉ７はブロックＲＥ
Ｇ２とブロックＳＥＬ１との接続に使用する入出力端
子、ｉ８，ｉ１０はブロックＳＥＬ１とブロックＳＥＬ
２との接続に使用する入出力端子である。
クの入出力端子の位置の例を示す。同図において、ｉ
１，ｉ２はブロックＢＬＫ１とブロックＢＬＫ２との接
続に使用する入出力端子、ｉ３，ｉ９はブロックＢＬＫ
２とブロックＳＥＬ２との接続に使用する入出力端子、
ｉ４，ｉ６はブロックＲＥＧ１とブロックＳＥＬ１との
接続に使用する入出力端子、ｉ５，ｉ７はブロックＲＥ
Ｇ２とブロックＳＥＬ１との接続に使用する入出力端
子、ｉ８，ｉ１０はブロックＳＥＬ１とブロックＳＥＬ
２との接続に使用する入出力端子である。
【００３０】ブロック間概略配線手段１１は、設計者に
よる各ブロックの入出力端子の指定が終了すると、接続
関係にある入出力端子間をつなぐ配線経路を求め、結果
をブロック間概略配線情報４６として記憶装置４に格納
する。図４の場合、ブロック間概略配線手段１１は、入
出力端子ｉ１，ｉ２間の配線経路としてＬ１を、入出力
端子ｉ４，ｉ６間の配線経路としてＬ２を、入出力端子
ｉ５，ｉ７間の配線経路としてＬ３を、入出力端子ｉ
３，ｉ９間の配線経路としてＬ４を、入出力端子ｉ８，
ｉ１０間の配線経路としてＬ５を、それぞれ決定してい
る。なお、本実施例では入出力端子間をつなぐ配線経路
を自動的に求めたが、設計者自身がグラフィックディス
プレイ１上で配線経路を描くことにより人手で求めるよ
うにしても良い。
よる各ブロックの入出力端子の指定が終了すると、接続
関係にある入出力端子間をつなぐ配線経路を求め、結果
をブロック間概略配線情報４６として記憶装置４に格納
する。図４の場合、ブロック間概略配線手段１１は、入
出力端子ｉ１，ｉ２間の配線経路としてＬ１を、入出力
端子ｉ４，ｉ６間の配線経路としてＬ２を、入出力端子
ｉ５，ｉ７間の配線経路としてＬ３を、入出力端子ｉ
３，ｉ９間の配線経路としてＬ４を、入出力端子ｉ８，
ｉ１０間の配線経路としてＬ５を、それぞれ決定してい
る。なお、本実施例では入出力端子間をつなぐ配線経路
を自動的に求めたが、設計者自身がグラフィックディス
プレイ１上で配線経路を描くことにより人手で求めるよ
うにしても良い。
【００３１】次に設計者は、キーボード２等の操作によ
りブロック間ネット線長計算手段７を起動する。起動さ
れたブロック間ネット線長計算手段７は、記憶装置４に
格納されたブロック間概略配線情報４６を入力し、各配
線経路Ｌ１〜Ｌ５の配線長を計算する。そして、求めた
各配線経路Ｌ１〜Ｌ５の配線長を接続関係にあるブロッ
ク間のネットの線長として記憶装置４にブロック間ネッ
ト線長情報４３として格納する。
りブロック間ネット線長計算手段７を起動する。起動さ
れたブロック間ネット線長計算手段７は、記憶装置４に
格納されたブロック間概略配線情報４６を入力し、各配
線経路Ｌ１〜Ｌ５の配線長を計算する。そして、求めた
各配線経路Ｌ１〜Ｌ５の配線長を接続関係にあるブロッ
ク間のネットの線長として記憶装置４にブロック間ネッ
ト線長情報４３として格納する。
【００３２】ブロック間のネットの線長の計算を終える
と、設計者は次に制約情報発生手段８を起動する。起動
された制約情報発生手段８は、記憶装置４からブロック
間ネット線長情報４３を入力し、各ブロック間のネット
の線長を予め設定された制限値と比較し、制限値を超え
ている線長を持つネットまたは制限値は超えていないが
余裕度の少ないネットについては、当該ネットの出力側
ゲートとして駆動能力の高いハイパワーゲートを用いて
論理合成する旨を示す制約情報を作成し、これを記憶装
置４に制約情報４４として格納する。
と、設計者は次に制約情報発生手段８を起動する。起動
された制約情報発生手段８は、記憶装置４からブロック
間ネット線長情報４３を入力し、各ブロック間のネット
の線長を予め設定された制限値と比較し、制限値を超え
ている線長を持つネットまたは制限値は超えていないが
余裕度の少ないネットについては、当該ネットの出力側
ゲートとして駆動能力の高いハイパワーゲートを用いて
論理合成する旨を示す制約情報を作成し、これを記憶装
置４に制約情報４４として格納する。
【００３３】さて、制約情報の設定を終了すると、設計
者はキーボード２等の操作により論理合成手段９を起動
する。
者はキーボード２等の操作により論理合成手段９を起動
する。
【００３４】起動された論理合成手段９は、記憶装置４
から論理装置の機能レベルの仕様４１と制約情報４４と
を入力し、論理装置の機能レベルの仕様４１から論理装
置のゲートレベルの仕様を生成し、記憶装置４５に論理
装置のゲートレベルの仕様４５として格納する。
から論理装置の機能レベルの仕様４１と制約情報４４と
を入力し、論理装置の機能レベルの仕様４１から論理装
置のゲートレベルの仕様を生成し、記憶装置４５に論理
装置のゲートレベルの仕様４５として格納する。
【００３５】このとき論理合成手段９は、各ブロックの
各ネットの論理合成時に、制約情報４４中にそのネット
に関する制約情報が含まれているか否かを調べ、含まれ
ている場合にはその制約情報を満たすように論理合成す
る。従って、本実施例の場合は制約情報の設定されたネ
ットの出力側ゲートとして駆動能力の高いハイパワーゲ
ートが論理合成される。なお、そのような制約情報のな
いネットの出力側ゲートは標準能力のゲートが使用され
る。
各ネットの論理合成時に、制約情報４４中にそのネット
に関する制約情報が含まれているか否かを調べ、含まれ
ている場合にはその制約情報を満たすように論理合成す
る。従って、本実施例の場合は制約情報の設定されたネ
ットの出力側ゲートとして駆動能力の高いハイパワーゲ
ートが論理合成される。なお、そのような制約情報のな
いネットの出力側ゲートは標準能力のゲートが使用され
る。
【００３６】以上のようにして本実施例ではフロアプラ
ンを考慮した論理合成を可能にしている。
ンを考慮した論理合成を可能にしている。
【００３７】
【発明の効果】以上説明したように本発明は、論理合成
前に仮のフロアプランを作成し、次にこの仮のフロアプ
ランから各ブロック間の概略配線経路を決定してその経
路長でブロック間にまたがるネットの線長を見積もり、
そして、この見積もったネットの線長に基づいて設定し
た制約情報の下で論理合成を行うようにしたので、フロ
アプランを考慮した論理合成が可能となり、例えば、遠
く離れたブロック間にまたがるネットの出力側ゲートを
駆動能力の高いハイパワーゲートで構成するといった対
策が最初の論理合成の時点で達成できるという効果があ
る。これによって、当初より最終的な実装形態，性能目
標にあった論理合成が行え、論理装置の設計における工
程の後戻りを極力少なくすることができる。
前に仮のフロアプランを作成し、次にこの仮のフロアプ
ランから各ブロック間の概略配線経路を決定してその経
路長でブロック間にまたがるネットの線長を見積もり、
そして、この見積もったネットの線長に基づいて設定し
た制約情報の下で論理合成を行うようにしたので、フロ
アプランを考慮した論理合成が可能となり、例えば、遠
く離れたブロック間にまたがるネットの出力側ゲートを
駆動能力の高いハイパワーゲートで構成するといった対
策が最初の論理合成の時点で達成できるという効果があ
る。これによって、当初より最終的な実装形態，性能目
標にあった論理合成が行え、論理装置の設計における工
程の後戻りを極力少なくすることができる。
【００３８】また、本発明では、各ブロック間の概略配
線経路を決定し、それに基づいてブロック間にまたがる
ネットの線長を見積もっているので、例えば、各ブロッ
クの重心間のマンハッタン長をネット線長とする方法に
比べ、より精度良くネットの線長が見積もれる。
線経路を決定し、それに基づいてブロック間にまたがる
ネットの線長を見積もっているので、例えば、各ブロッ
クの重心間のマンハッタン長をネット線長とする方法に
比べ、より精度良くネットの線長が見積もれる。
【図１】本発明のフロアプランを考慮した論理合成方法
の実施に使用する装置の一例を示すブロック図である。
の実施に使用する装置の一例を示すブロック図である。
【図２】設計対象となる論理装置の機能レベルの仕様を
表現した機能ブロック図の一例を示す図である。
表現した機能ブロック図の一例を示す図である。
【図３】作成された仮のフロアプラン例を示す図であ
る。
る。
【図４】ブロック間概略配線経路およびブロック間ネッ
ト線長の説明図である。
ト線長の説明図である。
１…グラフィックディスプレイ ２…キーボード ３…マウス ４…記憶装置 ４１…論理装置の機能レベルの仕様 ４２…フロアプラン情報 ４３…ブロック間ネット線長情報 ４４…制約情報 ４５…論理装置のゲートレベルの仕様 ４６…ブロック間概略配線情報 ５…ブロック図作成手段 ６…フロアプラン作成手段 ７…ブロック間ネット線長計算手段 ８…制約情報発生手段 ９…論理合成手段 １０…信号線 １１…ブロック間概略配線手段
Claims (2)
- 【請求項１】 論理合成対象となる論理装置の機能レベ
ルの仕様から前記論理装置の仮のフロアプランを作成
し、 該作成した仮のフロアプランに基づいて前記論理装置を
構成するブロック間の概略配線経路を決定し、 該決定した概略配線経路に基づき前記論理装置を構成す
るブロック間にまたがるネットの線長を見積もり、 該見積もったネットの線長に基づいて論理合成時の制約
情報を設定し、 該設定した制約情報を考慮して、論理合成により、前記
論理合成対象となる論理装置の機能レベルの仕様からゲ
ートレベルの仕様を生成するようにしたことを特徴とす
るフロアプランを考慮した論理合成方法。 - 【請求項２】 前記ブロック間にまたがるネットの線長
が予め設定された制限値に違反しているネットまたは余
裕度の少ないネットに関して制約情報を設定し、該設定
された制約情報に従って該ネットの出力側ゲートとして
駆動能力の高いハイパワーゲートを論理合成することを
特徴とする請求項１記載のフロアプランを考慮した論理
合成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5080152A JPH06266801A (ja) | 1993-03-15 | 1993-03-15 | フロアプランを考慮した論理合成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5080152A JPH06266801A (ja) | 1993-03-15 | 1993-03-15 | フロアプランを考慮した論理合成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06266801A true JPH06266801A (ja) | 1994-09-22 |
Family
ID=13710326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5080152A Pending JPH06266801A (ja) | 1993-03-15 | 1993-03-15 | フロアプランを考慮した論理合成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06266801A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6457166B1 (en) | 1999-01-25 | 2002-09-24 | Nec Corporation | Constraint generating device for logic synthesis and its constraint generating method |
| JP2010534374A (ja) * | 2007-07-23 | 2010-11-04 | シノプシス インコーポレイテッド | アーキテクチャー上の物理的合成 |
| US8595674B2 (en) | 2007-07-23 | 2013-11-26 | Synopsys, Inc. | Architectural physical synthesis |
| US9280632B2 (en) | 2009-01-30 | 2016-03-08 | Synopsys, Inc. | Methods and apparatuses for circuit design and optimization |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04250570A (ja) * | 1991-01-28 | 1992-09-07 | Fujitsu Ltd | 高位レベル合成におけるデータ管理方式 |
| JPH04251961A (ja) * | 1991-01-09 | 1992-09-08 | Nec Corp | Ｃａｄによる回路ブロックの配置設計方式 |
-
1993
- 1993-03-15 JP JP5080152A patent/JPH06266801A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04251961A (ja) * | 1991-01-09 | 1992-09-08 | Nec Corp | Ｃａｄによる回路ブロックの配置設計方式 |
| JPH04250570A (ja) * | 1991-01-28 | 1992-09-07 | Fujitsu Ltd | 高位レベル合成におけるデータ管理方式 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6457166B1 (en) | 1999-01-25 | 2002-09-24 | Nec Corporation | Constraint generating device for logic synthesis and its constraint generating method |
| JP2010534374A (ja) * | 2007-07-23 | 2010-11-04 | シノプシス インコーポレイテッド | アーキテクチャー上の物理的合成 |
| US8595674B2 (en) | 2007-07-23 | 2013-11-26 | Synopsys, Inc. | Architectural physical synthesis |
| US8819608B2 (en) | 2007-07-23 | 2014-08-26 | Synopsys, Inc. | Architectural physical synthesis |
| US8966415B2 (en) | 2007-07-23 | 2015-02-24 | Synopsys, Inc. | Architectural physical synthesis |
| US10268797B2 (en) | 2007-07-23 | 2019-04-23 | Synopsys, Inc. | Architectural physical synthesis |
| US9280632B2 (en) | 2009-01-30 | 2016-03-08 | Synopsys, Inc. | Methods and apparatuses for circuit design and optimization |
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