JPS60247900A - シフトレジスタの駆動方法 - Google Patents
シフトレジスタの駆動方法Info
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- JPS60247900A JPS60247900A JP59103828A JP10382884A JPS60247900A JP S60247900 A JPS60247900 A JP S60247900A JP 59103828 A JP59103828 A JP 59103828A JP 10382884 A JP10382884 A JP 10382884A JP S60247900 A JPS60247900 A JP S60247900A
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- JP
- Japan
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- power supply
- thin film
- shift register
- shift
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
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- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、薄膜トランジスタ（以下ＴＰＴと略記する。
）によって形成された薄膜シフトレジスタの駆動方法に
関する。
関する。
従来、シフトレジスタは単結晶シリコン基板上に集積回
路として形成されていた。第１図は、単結晶シリコン基
板上に形成されたＣＭＯＳダイナミックシフトレジスタ
を等価回路に表現した図である。同図において、１０１
は正の電源端子、１ｏ２は負の電源端子、１ｏ３はシフ
トクロック入力端子、１０４はシフトデータ入力端子、
１０５及び１０６はクロックラインン駆動するためのＣ
ＭＯＳインバータである。また、破線で囲まれた部分は
、ＣＭＯＢイ／バータパー７，１０８，１０９，１１０
及びＰ型ＭＯ９）ランジスタ１１１．１１３． Ｎｆｉ
ＭＯ８）ランジスタ１１２，１１４より成る、１ビット
分のシフトレジスタセルである。ここで、単結晶シリコ
ン基板内に形成された素子の分、離は、記号１１５゜１
１（Ｓ、１１７，１１８で示すごとき逆バイアスされた
ＰＮ接合を用いて行なわれる。このため、従来の単結晶
シリコン基板上に形成されたシフトレジスタにおいて、
クロックライン１１９，１２０の電位は電源電圧の範囲
を超えることは出来なかった。
路として形成されていた。第１図は、単結晶シリコン基
板上に形成されたＣＭＯＳダイナミックシフトレジスタ
を等価回路に表現した図である。同図において、１０１
は正の電源端子、１ｏ２は負の電源端子、１ｏ３はシフ
トクロック入力端子、１０４はシフトデータ入力端子、
１０５及び１０６はクロックラインン駆動するためのＣ
ＭＯＳインバータである。また、破線で囲まれた部分は
、ＣＭＯＢイ／バータパー７，１０８，１０９，１１０
及びＰ型ＭＯ９）ランジスタ１１１．１１３． Ｎｆｉ
ＭＯ８）ランジスタ１１２，１１４より成る、１ビット
分のシフトレジスタセルである。ここで、単結晶シリコ
ン基板内に形成された素子の分、離は、記号１１５゜１
１（Ｓ、１１７，１１８で示すごとき逆バイアスされた
ＰＮ接合を用いて行なわれる。このため、従来の単結晶
シリコン基板上に形成されたシフトレジスタにおいて、
クロックライン１１９，１２０の電位は電源電圧の範囲
を超えることは出来なかった。
以上のごとき、従来行なわれていたのと同一の駆動方法
によって薄膜シフトレジスタ゛の駆動を行なうと、次に
述べる様な不都合が生ずる。第２図は、単結晶シリコン
基板上に形成されたＶＧ８）ランジスタの特性２０１と
シリコン薄膜にて形成されたＴＰＴの特性２０２とＹＮ
型トランジスタを例にとって比較して示した図である。
によって薄膜シフトレジスタ゛の駆動を行なうと、次に
述べる様な不都合が生ずる。第２図は、単結晶シリコン
基板上に形成されたＶＧ８）ランジスタの特性２０１と
シリコン薄膜にて形成されたＴＰＴの特性２０２とＹＮ
型トランジスタを例にとって比較して示した図である。
同図において、横軸はソースからみたゲートの電位ＶＧ
８’ｌ縦軸はドレインからソースに流れる電流ＩＤＢＹ
表わす。ただし、ソースからみたドレインの電圧ＶＤＳ
は１５ｖ１ゲート長りは５μｍ１ ゲート幅Ｗは１ｏμ
ｍである。
８’ｌ縦軸はドレインからソースに流れる電流ＩＤＢＹ
表わす。ただし、ソースからみたドレインの電圧ＶＤＳ
は１５ｖ１ゲート長りは５μｍ１ ゲート幅Ｗは１ｏμ
ｍである。
同図より、ＴＰＴは、単結晶シリコンＭＯ８）ランジス
タに比べ、ｖＧＢの増加に伴５より８の増加が緩やかで
あり、またオフ電流が商くオン電流が低い特性を有して
いることがわかる。特に、ＴＦＴのオン電流が低いため
、ＴＰＴによって形成された薄膜シフトレジスタの動作
周波数の上限は、単結晶シリコンＭＯ８）ランジスタに
よるシフトレジスタのそれに比べて著しく低く、この点
が薄膜トランジスタの応用を制限する大きな理由となっ
ている。
タに比べ、ｖＧＢの増加に伴５より８の増加が緩やかで
あり、またオフ電流が商くオン電流が低い特性を有して
いることがわかる。特に、ＴＦＴのオン電流が低いため
、ＴＰＴによって形成された薄膜シフトレジスタの動作
周波数の上限は、単結晶シリコンＭＯ８）ランジスタに
よるシフトレジスタのそれに比べて著しく低く、この点
が薄膜トランジスタの応用を制限する大きな理由となっ
ている。
本発明は、以上述べた従来のシフトレジスタの駆動方法
の欠点を補うものであり、その目的はＴＰＴにより形成
されたシフトレジスタの動作周波数の上限を向上させる
ことにある。
の欠点を補うものであり、その目的はＴＰＴにより形成
されたシフトレジスタの動作周波数の上限を向上させる
ことにある。
本発明は、薄膜シフトレジスタを構成するそれぞれのＴ
ＰＴが絶縁基板上の独立した島に形成されていること、
並びに、ＴＰＴのゲート・ソース間耐圧がドレイン・ソ
ース間耐圧よりもはるかに肯いことを利用して、電源電
圧を超えるゲート電圧によって該薄膜シフトレジスタ内
の特定のＴＰＴを駆動すること’Ｙ％徴とするものであ
る。
ＰＴが絶縁基板上の独立した島に形成されていること、
並びに、ＴＰＴのゲート・ソース間耐圧がドレイン・ソ
ース間耐圧よりもはるかに肯いことを利用して、電源電
圧を超えるゲート電圧によって該薄膜シフトレジスタ内
の特定のＴＰＴを駆動すること’Ｙ％徴とするものであ
る。
以下、実施例に基づいて本発明の詳細な説明する。
第３図及び第４図は本発明の第一の実施例乞説明するた
めの図である。第６図は、本発明の駆動方法処よって駆
動される。薄ｉｏＭＯＳダイナミックシフトレジスタの
１ビット分の構造を示した図である。同図において、３
ｏ１は正の電源端子、３０２は負の電源端子、６ｏ３は
第一のシフトクロックＣＬの入力端子、３ｏ４はｃ′Ｌ
と逆極性の第二のシフトクロックＩの入力端子、６ｏ５
はシフトデータノ入力端子、５１１〜５１６ｎＰｆＪＴ
ＦＴ、５２１〜３２６はＮ型ＴＦＴである。第４図は、
＠３図に示した薄膜シフトレジスタを本発明の駆動方法
にて駆動する場合の各信号の電圧レベルの相互関係を示
した図である。同図において、ｖｌは負の電源電位、■
、は正の電源電位である。また、４ｏ１はシフトクロッ
クの信号レベルを表わした図であり、正のピーク電位は
正の電源電位■、より△ｖ１だけ高く、一方、負のピー
ク電位は負の′電源′亀位石より△Ｖ、だけ低く設定さ
れている。また、４ｏ２はシフトデータの信号レベルを
表わす。
めの図である。第６図は、本発明の駆動方法処よって駆
動される。薄ｉｏＭＯＳダイナミックシフトレジスタの
１ビット分の構造を示した図である。同図において、３
ｏ１は正の電源端子、３０２は負の電源端子、６ｏ３は
第一のシフトクロックＣＬの入力端子、３ｏ４はｃ′Ｌ
と逆極性の第二のシフトクロックＩの入力端子、６ｏ５
はシフトデータノ入力端子、５１１〜５１６ｎＰｆＪＴ
ＦＴ、５２１〜３２６はＮ型ＴＦＴである。第４図は、
＠３図に示した薄膜シフトレジスタを本発明の駆動方法
にて駆動する場合の各信号の電圧レベルの相互関係を示
した図である。同図において、ｖｌは負の電源電位、■
、は正の電源電位である。また、４ｏ１はシフトクロッ
クの信号レベルを表わした図であり、正のピーク電位は
正の電源電位■、より△ｖ１だけ高く、一方、負のピー
ク電位は負の′電源′亀位石より△Ｖ、だけ低く設定さ
れている。また、４ｏ２はシフトデータの信号レベルを
表わす。
以上のごとく駆動信号のレベルを設定する時、第、３図
における各ＴＰＴのソースからみたゲートの電位Ｖ ’
Ｇ Ｊは次の様になる。
における各ＴＰＴのソースからみたゲートの電位Ｖ ’
Ｇ Ｊは次の様になる。
（１）Ｎ型ＴＦＴ５２１及び３２４（７）ＶＧ８オン状
態において、ＶＧ８−（ｖ２−ｖｌ）＋△■。
態において、ＶＧ８−（ｖ２−ｖｌ）＋△■。
オフ状態において、ＶＧ Ｂ＝−△■１（２）Ｐ型ＴＦ
Ｔ３１１及び！＋１４７７’）ＶＧ８オン状態において
、Ｖ Ｇ ８ ＝（ＶＩ Ｖｔ ）−ΔＮ’１オフ状態
において、ＶＧ ９＝＝ΔＶ。
Ｔ３１１及び！＋１４７７’）ＶＧ８オン状態において
、Ｖ Ｇ ８ ＝（ＶＩ Ｖｔ ）−ΔＮ’１オフ状態
において、ＶＧ ９＝＝ΔＶ。
第７融は、第２図に、（１）で得られたＶａＳを書き加
えた図である。ＶＩ −ＶＢ ＝ １５Ｖ、 △ＶＨ＝
＝ａＶ、 ＝ ５ Ｖとすると、オン状態におけるｖＧ
Ｂは７０１ で表わされる様にＶＧ８＝２０Ｖであり、
オフ状態におけるＶＧ８は７０２で表わされる様にＶＧ
θ＝−５■である。
えた図である。ＶＩ −ＶＢ ＝ １５Ｖ、 △ＶＨ＝
＝ａＶ、 ＝ ５ Ｖとすると、オン状態におけるｖＧ
Ｂは７０１ で表わされる様にＶＧ８＝２０Ｖであり、
オフ状態におけるＶＧ８は７０２で表わされる様にＶＧ
θ＝−５■である。
−万、従来の駆動方法によって駆動される時、前述のＮ
型ＴＦＴのｖＧｓは、オン状態では７０３に示されるご
と＜ ＶＧ８＝１５Ｖであり、オフ状態ではｖａｅ＝ａ
ｖである。第７図より、本発明の駆動方法を採用するこ
とによって、Ｎ型ＴＦＴ５２１及び６２４のオン電流が
約５倍に増加させられ、オン抵抗は約−ｇＫ減少させら
れることがゎがる。Ｐ型ＴＦＴ５１１．５１４について
も同様である。
型ＴＦＴのｖＧｓは、オン状態では７０３に示されるご
と＜ ＶＧ８＝１５Ｖであり、オフ状態ではｖａｅ＝ａ
ｖである。第７図より、本発明の駆動方法を採用するこ
とによって、Ｎ型ＴＦＴ５２１及び６２４のオン電流が
約５倍に増加させられ、オン抵抗は約−ｇＫ減少させら
れることがゎがる。Ｐ型ＴＦＴ５１１．５１４について
も同様である。
第５図及び第６図は、本発明の第二の実施例を説明する
ための図である。第５図は、本発明の駆動方法によって
駆動される、薄膜ＣＭＯＢダイナミックシフトレジスタ
の１ビット分の構造を示した図である。同図において、
５０１は圧の電源端子、５０２は負の電源端子、５０５
は第一のシフトクロックの入力端子、５０４は第二のシ
フトクロックの入力端子、５０５は第三のシフトクロッ
クの入力端子、５０６は第四のシフトクロックの入力端
子、５０７はシフトデータの入力端子、５１１〜５１６
はＰ型ＴＩＴ、５２１〜５２６はＮ型ＴＦＴである。第
一のシフトクロックと第二のシフトクロックとは信号の
直流レベルが異なるだけで極性は同じである。一方、第
三のシフトクロックと第４のシフトクロックも同様に直
流レベルが異なるだ咋で極性は同じであり、第一、第二
のシフトクロックとは逆極性である。第６図は、第５図
に示した薄膜シフトレジスタを本発明の駆動方法にて駆
動する場合の各信号の電圧レベルの相互関係を示した図
である。
ための図である。第５図は、本発明の駆動方法によって
駆動される、薄膜ＣＭＯＢダイナミックシフトレジスタ
の１ビット分の構造を示した図である。同図において、
５０１は圧の電源端子、５０２は負の電源端子、５０５
は第一のシフトクロックの入力端子、５０４は第二のシ
フトクロックの入力端子、５０５は第三のシフトクロッ
クの入力端子、５０６は第四のシフトクロックの入力端
子、５０７はシフトデータの入力端子、５１１〜５１６
はＰ型ＴＩＴ、５２１〜５２６はＮ型ＴＦＴである。第
一のシフトクロックと第二のシフトクロックとは信号の
直流レベルが異なるだけで極性は同じである。一方、第
三のシフトクロックと第４のシフトクロックも同様に直
流レベルが異なるだ咋で極性は同じであり、第一、第二
のシフトクロックとは逆極性である。第６図は、第５図
に示した薄膜シフトレジスタを本発明の駆動方法にて駆
動する場合の各信号の電圧レベルの相互関係を示した図
である。
同図において、ｖＩは負の゛電源電位、■、は正の電源
電位である。また、６０１は第−及び第三のシフトクロ
ックの信号レベルを表わした図であり、正のピーク電位
は正の電源電位■２より△Ｖ、だけ高く、負のピーク電
位は負の電源電位に等しく設定される。同様に、６０２
は第三及び第四のシフトクロックの信号レベルを表わし
た図であり、正のピーク電位は正の電源電位に等しく、
負のピーク電位は負の電源電位ｖ１より△■１だけ低く
設定される。
電位である。また、６０１は第−及び第三のシフトクロ
ックの信号レベルを表わした図であり、正のピーク電位
は正の電源電位■２より△Ｖ、だけ高く、負のピーク電
位は負の電源電位に等しく設定される。同様に、６０２
は第三及び第四のシフトクロックの信号レベルを表わし
た図であり、正のピーク電位は正の電源電位に等しく、
負のピーク電位は負の電源電位ｖ１より△■１だけ低く
設定される。
６０ろはシフトデータの信号レベル７表わす。
以上のごとく駆動信号のレベルを設定する時、第５図に
おける各ＴＰＴのソースからみたゲートの電位ＶＧｓは
次の様になる。
おける各ＴＰＴのソースからみたゲートの電位ＶＧｓは
次の様になる。
（６）Ｎ型ＴＦＴ５２１及び５２４のＶａＳオン状態に
おいて、ｙ ｏ ｓ ＝（Ｖ２−Ｖ＋ ） ＋ΔＶ２オ
フ状態において、ＶＧ ８＝＝Ｑ （４）Ｐ型ＴＦＴ５１１及び５１４のｙａｓオン状態に
おいて、Ｖ Ｇ １３ ＝（ＶｌＶｚ ） −ΔＶ１オ
フ状態において、ＶＧ８＝＝Ｑ （５）で得られた結果を第７図に書き加えると、オフ状
態のＶＧ８は７０４で示される様１７ＶＧ８．．：２０
Ｖであり、オフ状態のｖＧｓはＯｖである。従って、第
一の実施例同様、ＴＰＴ５２１，５２４，５１１゜５１
４０オン抵抗は百程度に低められる。また、オフ抵抗が
第一の実施例よりも尚くなるためシフトレジスタの下限
周波数は下げられる。
おいて、ｙ ｏ ｓ ＝（Ｖ２−Ｖ＋ ） ＋ΔＶ２オ
フ状態において、ＶＧ ８＝＝Ｑ （４）Ｐ型ＴＦＴ５１１及び５１４のｙａｓオン状態に
おいて、Ｖ Ｇ １３ ＝（ＶｌＶｚ ） −ΔＶ１オ
フ状態において、ＶＧ８＝＝Ｑ （５）で得られた結果を第７図に書き加えると、オフ状
態のＶＧ８は７０４で示される様１７ＶＧ８．．：２０
Ｖであり、オフ状態のｖＧｓはＯｖである。従って、第
一の実施例同様、ＴＰＴ５２１，５２４，５１１゜５１
４０オン抵抗は百程度に低められる。また、オフ抵抗が
第一の実施例よりも尚くなるためシフトレジスタの下限
周波数は下げられる。
従来、ＴＰＴによる集積回路の高速化を実現するための
手段としてレーザーアニール等にょすＴＦＴ自身乞＾性
能化することが行なわれてきた。
手段としてレーザーアニール等にょすＴＦＴ自身乞＾性
能化することが行なわれてきた。
本発明では、ＴＰＴの特性自体は変えることなく、駆動
方法ＹＴＦＴに合わせて工夫することによって、ＴＰＴ
による奉積回路、特にシフトレジスタの高速化を可能な
らしめるものである。
方法ＹＴＦＴに合わせて工夫することによって、ＴＰＴ
による奉積回路、特にシフトレジスタの高速化を可能な
らしめるものである。
ＴＰＴＩＣよる集積回路は、それぞれのトランジスタが
エツチングによって分離されｆ独立の島に形成されてお
り、第１図の１１５〜１１８の様なＰＮ接合が存在しな
いという特徴を有する。更に、ＴＦＴ自体は、ドレイン
・ソース間耐圧に比べてゲート・ソース間耐圧が高いと
いう特徴７有する。
エツチングによって分離されｆ独立の島に形成されてお
り、第１図の１１５〜１１８の様なＰＮ接合が存在しな
いという特徴を有する。更に、ＴＦＴ自体は、ドレイン
・ソース間耐圧に比べてゲート・ソース間耐圧が高いと
いう特徴７有する。
以上二つの特徴を利用し、実施例に述べた様に、電源電
圧より商いゲート電圧でＴＦＴＹ駆動することにより、
＃膜シフトレジスタを著しく高速化することか可能とな
る。従って、同じ動作速度の薄膜シフトレジスタン実現
する際、回路パターンの占有面＆を縮少することか可能
となる。史に、レーザーアニール等の高価殖プロセスを
使用することなく薄膜シフトレジスタの＾連化が実現さ
れるため製造コストか低減される。また、本発明をＴＰ
Ｔによるアクティブマトリクスパネルに作り込まれたド
ライバー回路に応用することによってコスト面で大きな
効果が期待出来る。
圧より商いゲート電圧でＴＦＴＹ駆動することにより、
＃膜シフトレジスタを著しく高速化することか可能とな
る。従って、同じ動作速度の薄膜シフトレジスタン実現
する際、回路パターンの占有面＆を縮少することか可能
となる。史に、レーザーアニール等の高価殖プロセスを
使用することなく薄膜シフトレジスタの＾連化が実現さ
れるため製造コストか低減される。また、本発明をＴＰ
Ｔによるアクティブマトリクスパネルに作り込まれたド
ライバー回路に応用することによってコスト面で大きな
効果が期待出来る。
第１図は従来例を説明するための図。
第２図は、単結晶シリコンＭｏ５）ランジスタとＴＰＴ
とを比較した図。 第３図及び第４図は、本発明の第一の実施例を説明する
ための図。 第５図及び第６図は、本発明の第二の実施例を説明する
ための図。 第７図は、本発明の詳細な説明するための図。 第１図 ＶｌｌｒＳ （Ｖ） 第３図 第６図 −１０−Ｅｉ ０ １ｉ ４０ １５ ２ｏ ′２ｒ
１ｎＶｃＴ５ｆｆ） 第７図
とを比較した図。 第３図及び第４図は、本発明の第一の実施例を説明する
ための図。 第５図及び第６図は、本発明の第二の実施例を説明する
ための図。 第７図は、本発明の詳細な説明するための図。 第１図 ＶｌｌｒＳ （Ｖ） 第３図 第６図 −１０−Ｅｉ ０ １ｉ ４０ １５ ２ｏ ′２ｒ
１ｎＶｃＴ５ｆｆ） 第７図
Claims (1)
- シリコン薄膜によって形成された薄膜トランジスタより
成る薄膜シフトレジスタの駆動方法において、該薄膜シ
フトレジスタに供給するシフトクロックの正のピーク電
位を該薄膜シフトレジスタの正の電源′電位より高（設
定し、ぴシフトクロックの負のピーク電位ン該薄膜シフ
トレジスタの負の電源電位より低く設定したことを％倣
とする薄膜シフトレジスタの駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59103828A JPH0644397B2 (ja) | 1984-05-23 | 1984-05-23 | シフトレジスタの駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59103828A JPH0644397B2 (ja) | 1984-05-23 | 1984-05-23 | シフトレジスタの駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60247900A true JPS60247900A (ja) | 1985-12-07 |
| JPH0644397B2 JPH0644397B2 (ja) | 1994-06-08 |
Family
ID=14364277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59103828A Expired - Lifetime JPH0644397B2 (ja) | 1984-05-23 | 1984-05-23 | シフトレジスタの駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644397B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001143491A (ja) * | 1999-08-31 | 2001-05-25 | Semiconductor Energy Lab Co Ltd | シフトレジスタ回路、表示装置の駆動回路および該駆動回路を用いた表示装置 |
| US8872750B2 (en) | 1999-08-31 | 2014-10-28 | Semiconductor Energy Laboratory Co., Ltd. | Shift register circuit, driving circuit of display device, and display device using the driving circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4980941A (ja) * | 1972-12-11 | 1974-08-05 | ||
| JPS5166761A (ja) * | 1974-12-05 | 1976-06-09 | Mitsubishi Electric Corp |
-
1984
- 1984-05-23 JP JP59103828A patent/JPH0644397B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4980941A (ja) * | 1972-12-11 | 1974-08-05 | ||
| JPS5166761A (ja) * | 1974-12-05 | 1976-06-09 | Mitsubishi Electric Corp |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001143491A (ja) * | 1999-08-31 | 2001-05-25 | Semiconductor Energy Lab Co Ltd | シフトレジスタ回路、表示装置の駆動回路および該駆動回路を用いた表示装置 |
| US8872750B2 (en) | 1999-08-31 | 2014-10-28 | Semiconductor Energy Laboratory Co., Ltd. | Shift register circuit, driving circuit of display device, and display device using the driving circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0644397B2 (ja) | 1994-06-08 |
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