JPH05244011A - ノイズシェーピング回路 - Google Patents
ノイズシェーピング回路Info
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- JPH05244011A JPH05244011A JP4079359A JP7935992A JPH05244011A JP H05244011 A JPH05244011 A JP H05244011A JP 4079359 A JP4079359 A JP 4079359A JP 7935992 A JP7935992 A JP 7935992A JP H05244011 A JPH05244011 A JP H05244011A
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- Japan
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- full adder
- input terminal
- bit
- noise shaping
- shaping circuit
- Prior art date
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/3002—Conversion to or from differential modulation
- H03M7/3004—Digital delta-sigma modulation
- H03M7/3015—Structural details of digital delta-sigma modulators
- H03M7/3031—Structural details of digital delta-sigma modulators characterised by the order of the loop filter, e.g. having a first order loop filter in the feedforward path
- H03M7/3042—Structural details of digital delta-sigma modulators characterised by the order of the loop filter, e.g. having a first order loop filter in the feedforward path the modulator being of the error feedback type, i.e. having loop filter stages in the feedback path only
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B14/00—Transmission systems not characterised by the medium used for transmission
- H04B14/02—Transmission systems not characterised by the medium used for transmission characterised by the use of pulse modulation
- H04B14/04—Transmission systems not characterised by the medium used for transmission characterised by the use of pulse modulation using pulse code modulation
- H04B14/046—Systems or methods for reducing noise or bandwidth
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/3002—Conversion to or from differential modulation
- H03M7/3004—Digital delta-sigma modulation
- H03M7/3015—Structural details of digital delta-sigma modulators
- H03M7/302—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution
- H03M7/3024—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
- H03M7/3028—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a single bit one
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【構成】 量子化器に供給される２の補数表示の量子化
入力データの上位より２ビット目をインバータ３０によ
り反転させて取り出すと共に、量子化入力データの２ビ
ット目以降の他ビットをそのまま反転せずに取り出すこ
とによって量子化誤差を出力し、この量子化誤差を入力
から減算することで、量子化誤差を求める演算を省略で
きる。 【効果】 量子化誤差を求めるための構成をインバータ
１つで代行し、回路の規模を大幅に削減できる。
入力データの上位より２ビット目をインバータ３０によ
り反転させて取り出すと共に、量子化入力データの２ビ
ット目以降の他ビットをそのまま反転せずに取り出すこ
とによって量子化誤差を出力し、この量子化誤差を入力
から減算することで、量子化誤差を求める演算を省略で
きる。 【効果】 量子化誤差を求めるための構成をインバータ
１つで代行し、回路の規模を大幅に削減できる。
Description
【０００１】
【産業上の利用分野】本発明は、例えばオーディオ信号
の量子化器で発生する量子化誤差を低減するノイズシェ
ーピング回路に関する。
の量子化器で発生する量子化誤差を低減するノイズシェ
ーピング回路に関する。
【０００２】
【従来の技術】従来より、入力信号を例えばサンプリン
グ周波数ｆｓで標本化し、その後の量子化処理によって
ディジタル信号化し、更にこのディジタル信号を再量子
化してビット数を低減するような場合、この再量子化を
行う量子化器で発生した量子化誤差をノイズフィルタを
介して上記量子化器の入力側に帰還することで、量子化
誤差（量子化ノイズ或いは量子化歪み）を低減するいわ
ゆるエラーフィードバックによる量子化誤差低減処理
（以下ノイズシェーピング処理とする）が行われること
が多い。このノイズシェーピング処理を行うのがノイズ
シェーピング回路である。このノイズシェーピング回路
では、例えば、上記量子化ノイズのスペクトルを人間の
可聴帯域外（例えば高域方向の可聴帯域外）へ移動させ
る処理を行い、これにより、可聴帯域内のＳ／Ｎをあげ
るようになっている。
グ周波数ｆｓで標本化し、その後の量子化処理によって
ディジタル信号化し、更にこのディジタル信号を再量子
化してビット数を低減するような場合、この再量子化を
行う量子化器で発生した量子化誤差をノイズフィルタを
介して上記量子化器の入力側に帰還することで、量子化
誤差（量子化ノイズ或いは量子化歪み）を低減するいわ
ゆるエラーフィードバックによる量子化誤差低減処理
（以下ノイズシェーピング処理とする）が行われること
が多い。このノイズシェーピング処理を行うのがノイズ
シェーピング回路である。このノイズシェーピング回路
では、例えば、上記量子化ノイズのスペクトルを人間の
可聴帯域外（例えば高域方向の可聴帯域外）へ移動させ
る処理を行い、これにより、可聴帯域内のＳ／Ｎをあげ
るようになっている。
【０００３】ここで、図２に基本的な１次のノイズシェ
ーピング回路の構成を示す。この図２のノイズシェーピ
ング回路では、入力端子６１に供給されたオーディオ信
号が、加算器５１を介し、量子化回路５２で量子化され
て、所定ビットのディジタルオーディオ信号となる。こ
こで、このノイズシェーピング回路は、上記量子化回路
５２で発生する量子化ノイズのノイズシェーピングを行
う。すなわち、加算器５３によって、上記量子化回路５
２の量子化出力から該量子化回路５２に供給される信号
が減算されて得られる量子化ノイズを遅延器５４に供給
し、該遅延器５４の出力を加算器５１に供給する。この
遅延器５４は、上記量子化ノイズを所定時間（１サンプ
ル分）遅延（Ｚ-1）する。したがって、このノイズシェ
ーピング回路では、この１サンプル遅延分の出力信号が
加算器５１の入力から減算されるようになる。
ーピング回路の構成を示す。この図２のノイズシェーピ
ング回路では、入力端子６１に供給されたオーディオ信
号が、加算器５１を介し、量子化回路５２で量子化され
て、所定ビットのディジタルオーディオ信号となる。こ
こで、このノイズシェーピング回路は、上記量子化回路
５２で発生する量子化ノイズのノイズシェーピングを行
う。すなわち、加算器５３によって、上記量子化回路５
２の量子化出力から該量子化回路５２に供給される信号
が減算されて得られる量子化ノイズを遅延器５４に供給
し、該遅延器５４の出力を加算器５１に供給する。この
遅延器５４は、上記量子化ノイズを所定時間（１サンプ
ル分）遅延（Ｚ-1）する。したがって、このノイズシェ
ーピング回路では、この１サンプル遅延分の出力信号が
加算器５１の入力から減算されるようになる。
【０００４】この図２に示した基本的な１次のノイズシ
ェーピング回路を基に例えば４ビット入力の１次ノイズ
シェーピング回路を構成したのが図３に示すノイズシェ
ーピング回路である。
ェーピング回路を基に例えば４ビット入力の１次ノイズ
シェーピング回路を構成したのが図３に示すノイズシェ
ーピング回路である。
【０００５】図３において、この４ビットの１次ノイズ
シェーピング回路は、全加算器１００、１０１、１０
２、１０３及び１０４からなる第１の全加算部１０５
と、全加算器１１０、１１１、１１２、１１３及び１１
４からなる第２の全加算部１１５と、データ（以下Ｄと
する）フリップフロップ１２０、１２１、１２２、１２
３及び１２４とからなるラッチ部１２５と、上記第１の
全加算部１０５の全加算器１０４と上記第２の全加算部
１１５の全加算器１１４との間に設けられるインバータ
１３０とから構成されている。
シェーピング回路は、全加算器１００、１０１、１０
２、１０３及び１０４からなる第１の全加算部１０５
と、全加算器１１０、１１１、１１２、１１３及び１１
４からなる第２の全加算部１１５と、データ（以下Ｄと
する）フリップフロップ１２０、１２１、１２２、１２
３及び１２４とからなるラッチ部１２５と、上記第１の
全加算部１０５の全加算器１０４と上記第２の全加算部
１１５の全加算器１１４との間に設けられるインバータ
１３０とから構成されている。
【０００６】上記第１の全加算部１０５の内部では、全
加算器１００の桁上がり出力端子ＣO0が上位の全加算器
１０１の桁上がり入力端子ＣI1に接続され、この全加算
器１０１の桁上がり出力端子ＣO1が上位の全加算器１０
２の桁上がり入力端子ＣI2に接続されている。この桁上
がり出力端子と上位の桁上がり入力端子との接続関係
は、全加算器１０２及び１０３についても同様である
が、全加算器１０４の桁上がり出力端子Ｃo4は、開放状
態である。また、全加算器１００の桁上がり入力端子Ｃ
I0は、接地されており、常に“Ｌ”レベルにされてい
る。
加算器１００の桁上がり出力端子ＣO0が上位の全加算器
１０１の桁上がり入力端子ＣI1に接続され、この全加算
器１０１の桁上がり出力端子ＣO1が上位の全加算器１０
２の桁上がり入力端子ＣI2に接続されている。この桁上
がり出力端子と上位の桁上がり入力端子との接続関係
は、全加算器１０２及び１０３についても同様である
が、全加算器１０４の桁上がり出力端子Ｃo4は、開放状
態である。また、全加算器１００の桁上がり入力端子Ｃ
I0は、接地されており、常に“Ｌ”レベルにされてい
る。
【０００７】上記第２の全加算部１１５の内部では、全
加算器１１０の桁上がり出力端子ＣO0が上位の全加算器
１１１の桁上がり入力端子ＣI1に接続され、この全加算
器１１１の桁上がり出力端子ＣO1が上位の全加算器１０
２の桁上がり入力端子ＣI2に接続されている。この桁上
がり出力端子と上位の桁上がり入力端子との接続関係
は、全加算器１１２、１１３及び１１４についても同様
であるが、全加算器１１４の桁上がり出力端子Ｃo4は、
開放状態である。また、全加算器１１０の桁上がり入力
端子ＣI0は、接地されており、常に“Ｌ”レベルにされ
ている。また、全加算器１１０、１１１及び１１２の各
入力端子ａ0 、ａ1 及びａ2 は、共通に接続され接地さ
れている。
加算器１１０の桁上がり出力端子ＣO0が上位の全加算器
１１１の桁上がり入力端子ＣI1に接続され、この全加算
器１１１の桁上がり出力端子ＣO1が上位の全加算器１０
２の桁上がり入力端子ＣI2に接続されている。この桁上
がり出力端子と上位の桁上がり入力端子との接続関係
は、全加算器１１２、１１３及び１１４についても同様
であるが、全加算器１１４の桁上がり出力端子Ｃo4は、
開放状態である。また、全加算器１１０の桁上がり入力
端子ＣI0は、接地されており、常に“Ｌ”レベルにされ
ている。また、全加算器１１０、１１１及び１１２の各
入力端子ａ0 、ａ1 及びａ2 は、共通に接続され接地さ
れている。
【０００８】上記ラッチ部１２５の内部では、Ｄフリッ
プフロップ１２０、１２１、１２２、１２３及び１２４
の各クロック端子ＣＫ0 、ＣＫ1 、ＣＫ2 、ＣＫ3 及び
ＣＫ4 が共通に接続されクロックφが供給される。
プフロップ１２０、１２１、１２２、１２３及び１２４
の各クロック端子ＣＫ0 、ＣＫ1 、ＣＫ2 、ＣＫ3 及び
ＣＫ4 が共通に接続されクロックφが供給される。
【０００９】また、上記全加算器１００、１１０、Ｄフ
リップフロップ１２０及びデータ入力端子１３０の間で
は、データ入力端子１３０が全加算器１００の入力端子
Ａ0に、この全加算器１００の加算出力端子Ｓ0 が全加
算器１１０の入力端子ｂ0 に、この全加算器１１０の加
算出力端子Ｓ0 がＤフリップフロップ１２０のデータ入
力端子Ｄ0 に、このＤフリップフロップ１２０の肯定出
力端子Ｑ0 が全加算器１００の入力端子Ｂ0 に接続され
ている。
リップフロップ１２０及びデータ入力端子１３０の間で
は、データ入力端子１３０が全加算器１００の入力端子
Ａ0に、この全加算器１００の加算出力端子Ｓ0 が全加
算器１１０の入力端子ｂ0 に、この全加算器１１０の加
算出力端子Ｓ0 がＤフリップフロップ１２０のデータ入
力端子Ｄ0 に、このＤフリップフロップ１２０の肯定出
力端子Ｑ0 が全加算器１００の入力端子Ｂ0 に接続され
ている。
【００１０】また、上記全加算器１０１、１１１、Ｄフ
リップフロップ１２１及びデータ入力端子１３１の間で
は、データ入力端子１３１が全加算器１０１の入力端子
Ａ1に、この全加算器１０１の加算出力端子Ｓ1 が全加
算器１１１の入力端子ｂ1 に、この全加算器１１１の加
算出力端子Ｓ1 がＤフリップフロップ１２１のデータ入
力端子Ｄ1 に、このＤフリップフロップ１２１の肯定出
力端子Ｑ1 が全加算器１０１の入力端子Ｂ1 に接続され
ている。
リップフロップ１２１及びデータ入力端子１３１の間で
は、データ入力端子１３１が全加算器１０１の入力端子
Ａ1に、この全加算器１０１の加算出力端子Ｓ1 が全加
算器１１１の入力端子ｂ1 に、この全加算器１１１の加
算出力端子Ｓ1 がＤフリップフロップ１２１のデータ入
力端子Ｄ1 に、このＤフリップフロップ１２１の肯定出
力端子Ｑ1 が全加算器１０１の入力端子Ｂ1 に接続され
ている。
【００１１】また、上記全加算器１０２、１１２、Ｄフ
リップフロップ１２２及びデータ入力端子１３２の間で
は、データ入力端子１３２が全加算器１０２の入力端子
Ａ2に、この全加算器１０２の加算出力端子Ｓ2 が全加
算器１１２の入力端子ｂ2 に、この全加算器１１２の加
算出力端子Ｓ2 がＤフリップフロップ１２２のデータ入
力端子Ｄ2 に、このＤフリップフロップ１２２の肯定出
力端子Ｑ2 が全加算器１０２の入力端子Ｂ2 に接続され
ている。
リップフロップ１２２及びデータ入力端子１３２の間で
は、データ入力端子１３２が全加算器１０２の入力端子
Ａ2に、この全加算器１０２の加算出力端子Ｓ2 が全加
算器１１２の入力端子ｂ2 に、この全加算器１１２の加
算出力端子Ｓ2 がＤフリップフロップ１２２のデータ入
力端子Ｄ2 に、このＤフリップフロップ１２２の肯定出
力端子Ｑ2 が全加算器１０２の入力端子Ｂ2 に接続され
ている。
【００１２】また、上記全加算器１０３、１１３、Ｄフ
リップフロップ１２３及びデータ入力端子１３３の間で
は、データ入力端子１３３が全加算器１０３の入力端子
Ａ3に、この全加算器１０３の加算出力端子Ｓ3 が全加
算器１１３の入力端子ｂ3 に、この全加算器１１３の加
算出力端子Ｓ3 がＤフリップフロップ１２３のデータ入
力端子Ｄ3 に、このＤフリップフロップ１２３の肯定出
力端子Ｑ3 が全加算器１０３の入力端子Ｂ3 に接続され
ている。
リップフロップ１２３及びデータ入力端子１３３の間で
は、データ入力端子１３３が全加算器１０３の入力端子
Ａ3に、この全加算器１０３の加算出力端子Ｓ3 が全加
算器１１３の入力端子ｂ3 に、この全加算器１１３の加
算出力端子Ｓ3 がＤフリップフロップ１２３のデータ入
力端子Ｄ3 に、このＤフリップフロップ１２３の肯定出
力端子Ｑ3 が全加算器１０３の入力端子Ｂ3 に接続され
ている。
【００１３】また、上記全加算器１０４、１１４、Ｄフ
リップフロップ１２４及びデータ入力端子１３３の間で
は、データ入力端子１３３が全加算器１０４の入力端子
Ａ4に、この全加算器１０４の加算出力端子Ｓ4 が全加
算器１１４の入力端子ｂ4 に、この全加算器１１４の加
算出力端子Ｓ4 がＤフリップフロップ１２４のデータ入
力端子Ｄ4 に、このＤフリップフロップ１２４の肯定出
力端子Ｑ4 が全加算器１０４の入力端子Ｂ4 に接続され
ている。
リップフロップ１２４及びデータ入力端子１３３の間で
は、データ入力端子１３３が全加算器１０４の入力端子
Ａ4に、この全加算器１０４の加算出力端子Ｓ4 が全加
算器１１４の入力端子ｂ4 に、この全加算器１１４の加
算出力端子Ｓ4 がＤフリップフロップ１２４のデータ入
力端子Ｄ4 に、このＤフリップフロップ１２４の肯定出
力端子Ｑ4 が全加算器１０４の入力端子Ｂ4 に接続され
ている。
【００１４】また、上記加算器１０４の加算出力端子Ｓ
4 と全加算器１１４の入力端子ｂ4とを接続する接続線
と全加算器１１４の入力端子ａ4 との間には、インバー
タ１３０が挿入されいる。
4 と全加算器１１４の入力端子ｂ4とを接続する接続線
と全加算器１１４の入力端子ａ4 との間には、インバー
タ１３０が挿入されいる。
【００１５】ここで、各入力端子１３０、１３１、１３
２及び１３３には、２-3、２-2 、２-1及び２0 の各桁
に対応する入力データＤI0、ＤI1、ＤI2及びＤI3が供給
される。
２及び１３３には、２-3、２-2 、２-1及び２0 の各桁
に対応する入力データＤI0、ＤI1、ＤI2及びＤI3が供給
される。
【００１６】
【発明が解決しようとする課題】ところで、図２の基本
的な構成の１次のノイズシェーピング回路において、量
子化ノイズは、量子化回路５２の入力と出力の差より求
めていたが、この演算を行う場合、実際のシステムで
は、図３に示したように例えば４ビットのデータを入力
する場合でも加算器やフリップフロップが多数必要とな
り、この加算器やフリップフロップだけで１次のノイズ
シェーピング回路の３０％程度を占めてしまい、回路規
模が大きくなっていた。
的な構成の１次のノイズシェーピング回路において、量
子化ノイズは、量子化回路５２の入力と出力の差より求
めていたが、この演算を行う場合、実際のシステムで
は、図３に示したように例えば４ビットのデータを入力
する場合でも加算器やフリップフロップが多数必要とな
り、この加算器やフリップフロップだけで１次のノイズ
シェーピング回路の３０％程度を占めてしまい、回路規
模が大きくなっていた。
【００１７】そこで、本発明は、上述のような実情に鑑
みてなされたものであり、量子化ノイズの演算のための
回路規模を削減できるノイズシェーピング回路の提供を
目的とする。
みてなされたものであり、量子化ノイズの演算のための
回路規模を削減できるノイズシェーピング回路の提供を
目的とする。
【００１８】
【課題を解決するための手段】本発明に係るノイズシェ
ーピング回路は、入力信号を量子化する量子化器での量
子化誤差成分を所定のフィードバック回路部を介して上
記量子化器の入力側に帰還するノイズシェーピング回路
において、上記量子化器に供給される２の補数表示の量
子化入力データの上位より２ビット目を反転させて取り
出すと共に、該量子化入力データの２ビット目以降の他
ビットをそのまま反転せずに取り出すことによって量子
化誤差を出力する量子化誤差出力手段と、上記量子化誤
差出力手段からの量子化誤差をノイズシェーピング回路
入力から減算する減算器とを有することを特徴として上
記課題を解決する。
ーピング回路は、入力信号を量子化する量子化器での量
子化誤差成分を所定のフィードバック回路部を介して上
記量子化器の入力側に帰還するノイズシェーピング回路
において、上記量子化器に供給される２の補数表示の量
子化入力データの上位より２ビット目を反転させて取り
出すと共に、該量子化入力データの２ビット目以降の他
ビットをそのまま反転せずに取り出すことによって量子
化誤差を出力する量子化誤差出力手段と、上記量子化誤
差出力手段からの量子化誤差をノイズシェーピング回路
入力から減算する減算器とを有することを特徴として上
記課題を解決する。
【００１９】ここで、量子化誤差出力手段が反転させて
取り出そうとする２の補数表示の量子化入力データの下
位からｎビット目は、ノイズシェーピング回路に供給さ
れる入力データの最上位桁に相当する。
取り出そうとする２の補数表示の量子化入力データの下
位からｎビット目は、ノイズシェーピング回路に供給さ
れる入力データの最上位桁に相当する。
【００２０】
【作用】本発明に係るノイズシェーピング回路は、量子
化誤差出力手段が量子化器に供給される２の補数表示の
量子化入力データの上位より２ビット目を反転させて取
り出すと共に、該量子化入力データの２ビット目以降の
他ビットをそのまま反転せずに取り出すことによって量
子化誤差を出力し、減算器が該量子化誤差をノイズシェ
ーピング回路に供給される入力データから減算すること
によって、量子化誤差を求める演算を省略する。
化誤差出力手段が量子化器に供給される２の補数表示の
量子化入力データの上位より２ビット目を反転させて取
り出すと共に、該量子化入力データの２ビット目以降の
他ビットをそのまま反転せずに取り出すことによって量
子化誤差を出力し、減算器が該量子化誤差をノイズシェ
ーピング回路に供給される入力データから減算すること
によって、量子化誤差を求める演算を省略する。
【００２１】
【実施例】以下に、本発明に係るノイズシェーピング回
路の実施例を図面を参照しながら説明する。先ず、図２
に示した基本的な構成の１次のノイズシェーピング回路
において、入力端子６１から供給される入力をｘ
（ｎ）、出力端子６２から導出される出力をｙ0(ｎ）、
量子化回路５２の入力をｙ1(ｎ）、遅延器５４の出力を
ｙ2(ｎ）とすると、以下の（１）、（２）、（３）及び
（４）式の関係が成り立つ。
路の実施例を図面を参照しながら説明する。先ず、図２
に示した基本的な構成の１次のノイズシェーピング回路
において、入力端子６１から供給される入力をｘ
（ｎ）、出力端子６２から導出される出力をｙ0(ｎ）、
量子化回路５２の入力をｙ1(ｎ）、遅延器５４の出力を
ｙ2(ｎ）とすると、以下の（１）、（２）、（３）及び
（４）式の関係が成り立つ。
【００２２】 ｙ2(ｎ＋１）＝ｙ1(ｎ）−ｙ0(ｎ） ・・・・・（１） ｙ1(ｎ）＝ｘ（ｎ）＋ｙ2(ｎ） ・・・・・（２） ｙ1(ｎ）≧０ならばｙ0(ｎ）＝１ ・・・・・（３） ｙ1(ｎ）＜０ならばｙ0(ｎ）＝−１ ・・・・・（４）
【００２３】ここで、上記（３）式であるｙ1(ｎ）≧０
ならばｙ0(ｎ）＝１のｙ0(ｎ）の値“１”及び上記
（４）式であるｙ1(ｎ）＜０ならばｙ0(ｎ）＝−１のｙ
0(ｎ）の値“１”とを５ビットの２’ｓコンプリメント
（２の補数表示）で表現すると、表１のようになる。
ならばｙ0(ｎ）＝１のｙ0(ｎ）の値“１”及び上記
（４）式であるｙ1(ｎ）＜０ならばｙ0(ｎ）＝−１のｙ
0(ｎ）の値“１”とを５ビットの２’ｓコンプリメント
（２の補数表示）で表現すると、表１のようになる。
【００２４】
【表１】
【００２５】上記表１に示した２つのワードのＭＳＢ
（最上位桁）は、それぞれ符号ビットであり、“０”は
正、“１”は負を表す。
（最上位桁）は、それぞれ符号ビットであり、“０”は
正、“１”は負を表す。
【００２６】ここで、上記（３）式であるｙ1(ｎ）≧０
ならばｙ0(ｎ）＝１より、上記（１）式の右辺は、以下
の（５）式のようになる。 ｙ1(ｎ）−１ ・・・・・（５） この（５）式の演算を、上述した５ビットの２’ｓコン
プリメントで行うと、以下の数１に示す（６）式とな
る。
ならばｙ0(ｎ）＝１より、上記（１）式の右辺は、以下
の（５）式のようになる。 ｙ1(ｎ）−１ ・・・・・（５） この（５）式の演算を、上述した５ビットの２’ｓコン
プリメントで行うと、以下の数１に示す（６）式とな
る。
【００２７】
【数１】 この（６）式では、ｙ1(ｎ）の５ビットワードのＭＳＢ
を０とし、他ビットを×（×＝０または１）としてい
る。
を０とし、他ビットを×（×＝０または１）としてい
る。
【００２８】上記（６）式のｙ1(ｎ）の下位３ビット
“×××”には、加算入力である“−１”の５ビットワ
ードの２’ｓコンプリメント“１１０００”の下位３ビ
ット“０００”が加算されるので、加算結果の下位３ビ
ットも“×××”のままである。また、ｙ1(ｎ）の上位
から２ビット目に加算されるのは、加算入力の２ビット
目の“１”であるため、加算結果の上位から２ビット目
は、ｙ1(ｎ）の上位２ビット目の値“×”がインバート
した“×* ”となる。加算結果のＭＳＢは、ｙ1(ｎ）の
２ビット目の値“×”が“０”か“１”かで異なるた
め、“？”とする。但し、上記（５）式のｙ1(ｎ）−１
の結果は、必ず±１以内に収まるはずであるので加算結
果としては４ビットで表現される。そして、もしｙ
1(ｎ）の上位から２ビット目が“０”の場合、すなわち
２0 桁が０であるのでｙ1(ｎ）＜１ということであり、
上記（５）式のｙ1(ｎ）−１は０未満（ｙ1(ｎ）−１＜
０）となる。したがって、加算結果の“×* ”は“１”
であり、加算結果の符号ビットであるＭＳＢは、“１”
となり、この加算結果は、負となる。一方、ｙ1(ｎ）の
上位から２ビット目が“１”の場合、すなわち２0 桁が
１であるのでｙ1(ｎ）≧１ということであり、上記
（５）式のｙ1(ｎ）−１は０以上（ｙ1(ｎ）−１≧０）
となる。したがって、加算結果の“×* ”は桁上がり出
力のため“０”となり、加算結果の符号ビットであるＭ
ＳＢは、桁上がり入力“１”が加算されるので“０”と
なる。すなわち、この加算結果は、正となる。つまり、
ｙ1(ｎ）の下位３ビットはそのままで、上位２ビット目
をインバートすることで、加算結果を得るためのｙ
1(ｎ）−１の演算が行われたことになる。
“×××”には、加算入力である“−１”の５ビットワ
ードの２’ｓコンプリメント“１１０００”の下位３ビ
ット“０００”が加算されるので、加算結果の下位３ビ
ットも“×××”のままである。また、ｙ1(ｎ）の上位
から２ビット目に加算されるのは、加算入力の２ビット
目の“１”であるため、加算結果の上位から２ビット目
は、ｙ1(ｎ）の上位２ビット目の値“×”がインバート
した“×* ”となる。加算結果のＭＳＢは、ｙ1(ｎ）の
２ビット目の値“×”が“０”か“１”かで異なるた
め、“？”とする。但し、上記（５）式のｙ1(ｎ）−１
の結果は、必ず±１以内に収まるはずであるので加算結
果としては４ビットで表現される。そして、もしｙ
1(ｎ）の上位から２ビット目が“０”の場合、すなわち
２0 桁が０であるのでｙ1(ｎ）＜１ということであり、
上記（５）式のｙ1(ｎ）−１は０未満（ｙ1(ｎ）−１＜
０）となる。したがって、加算結果の“×* ”は“１”
であり、加算結果の符号ビットであるＭＳＢは、“１”
となり、この加算結果は、負となる。一方、ｙ1(ｎ）の
上位から２ビット目が“１”の場合、すなわち２0 桁が
１であるのでｙ1(ｎ）≧１ということであり、上記
（５）式のｙ1(ｎ）−１は０以上（ｙ1(ｎ）−１≧０）
となる。したがって、加算結果の“×* ”は桁上がり出
力のため“０”となり、加算結果の符号ビットであるＭ
ＳＢは、桁上がり入力“１”が加算されるので“０”と
なる。すなわち、この加算結果は、正となる。つまり、
ｙ1(ｎ）の下位３ビットはそのままで、上位２ビット目
をインバートすることで、加算結果を得るためのｙ
1(ｎ）−１の演算が行われたことになる。
【００２９】次に、上記（４）式であるｙ1(ｎ）＜０な
らばｙ0(ｎ）＝−１より、上記（１）式の右辺は、以下
の（７）式のようになる。 ｙ1(ｎ）＋１ ・・・・・（７） この（７）式の演算を、上述した５ビットの２’ｓコン
プリメントで行うと、以下の数２に示す（８）式とな
る。
らばｙ0(ｎ）＝−１より、上記（１）式の右辺は、以下
の（７）式のようになる。 ｙ1(ｎ）＋１ ・・・・・（７） この（７）式の演算を、上述した５ビットの２’ｓコン
プリメントで行うと、以下の数２に示す（８）式とな
る。
【００３０】
【数２】 この（８）式では、ｙ1(ｎ）の５ビットワードのＭＳＢ
を１とし、他ビットを×（×＝０または１）としてい
る。
を１とし、他ビットを×（×＝０または１）としてい
る。
【００３１】上記（８）式のｙ1(ｎ）の下位３ビット
“×××”には、加算入力である“＋１”の５ビットワ
ードの２’ｓコンプリメント“０１０００”の下位３ビ
ット“０００”が加算されるので、加算結果の下位３ビ
ットも“×××”のままである。また、ｙ1(ｎ）の上位
から２ビット目に加算されるのは、加算入力の２ビット
目の“１”であるため、加算結果の上位から２ビット目
は、ｙ1(ｎ）の上位２ビット目の値“×”がインバート
した“×* ”となる。加算結果のＭＳＢは、ｙ1(ｎ）の
２ビット目の値“×”が“０”か“１”かで異なるた
め、“？”とする。但し、上記（７）式のｙ1(ｎ）−１
の結果は、必ず±１以内に収まるはずであるので加算結
果としては４ビットで表現される。そして、もしｙ
1(ｎ）の上位から２ビット目が“１”の場合、すなわち
２0 桁が１であるのでｙ1(ｎ）≧−１ということであ
り、上記（７）式のｙ1(ｎ）＋１は０以上（ｙ1(ｎ）＋
１≧０）となる。したがって、加算結果の“×* ”は桁
上がり出力のため“０”であり、加算結果の符号ビット
であるＭＳＢは、桁上がり入力のため“０”となり、こ
の加算結果は、正となる。一方、ｙ1(ｎ）の上位から２
ビット目が“０”の場合、すなわち２0 桁が“０”であ
るのでｙ1(ｎ）＜−１ということであり、上記（７）式
のｙ1(ｎ）＋１は０未満（ｙ1(ｎ）＋１＜０）となる。
したがって、加算結果の“×* ”は“１”となり、加算
結果の符号ビットであるＭＳＢは、“１”となる。すな
わち、この加算結果は、負となる。したがって、ｙ
1(ｎ）の下位３ビットはそのままで、上位２ビット目を
インバートすることで、加算結果を得るためのｙ1(ｎ）
＋１の演算が行われたことになる。
“×××”には、加算入力である“＋１”の５ビットワ
ードの２’ｓコンプリメント“０１０００”の下位３ビ
ット“０００”が加算されるので、加算結果の下位３ビ
ットも“×××”のままである。また、ｙ1(ｎ）の上位
から２ビット目に加算されるのは、加算入力の２ビット
目の“１”であるため、加算結果の上位から２ビット目
は、ｙ1(ｎ）の上位２ビット目の値“×”がインバート
した“×* ”となる。加算結果のＭＳＢは、ｙ1(ｎ）の
２ビット目の値“×”が“０”か“１”かで異なるた
め、“？”とする。但し、上記（７）式のｙ1(ｎ）−１
の結果は、必ず±１以内に収まるはずであるので加算結
果としては４ビットで表現される。そして、もしｙ
1(ｎ）の上位から２ビット目が“１”の場合、すなわち
２0 桁が１であるのでｙ1(ｎ）≧−１ということであ
り、上記（７）式のｙ1(ｎ）＋１は０以上（ｙ1(ｎ）＋
１≧０）となる。したがって、加算結果の“×* ”は桁
上がり出力のため“０”であり、加算結果の符号ビット
であるＭＳＢは、桁上がり入力のため“０”となり、こ
の加算結果は、正となる。一方、ｙ1(ｎ）の上位から２
ビット目が“０”の場合、すなわち２0 桁が“０”であ
るのでｙ1(ｎ）＜−１ということであり、上記（７）式
のｙ1(ｎ）＋１は０未満（ｙ1(ｎ）＋１＜０）となる。
したがって、加算結果の“×* ”は“１”となり、加算
結果の符号ビットであるＭＳＢは、“１”となる。すな
わち、この加算結果は、負となる。したがって、ｙ
1(ｎ）の下位３ビットはそのままで、上位２ビット目を
インバートすることで、加算結果を得るためのｙ1(ｎ）
＋１の演算が行われたことになる。
【００３２】以上より、上記（１）式の右辺であるｙ
1(ｎ）−ｙ0(ｎ）の演算は、±１以内におさまり、いか
なる場合でもｙ1(ｎ）に対して、ＭＳＢを削除し、上位
２ビットをインバートすることで代行できる。例えば４
ビットの１次ノイズシェーピング回路は、図１に示す構
成でよいことになる。
1(ｎ）−ｙ0(ｎ）の演算は、±１以内におさまり、いか
なる場合でもｙ1(ｎ）に対して、ＭＳＢを削除し、上位
２ビットをインバートすることで代行できる。例えば４
ビットの１次ノイズシェーピング回路は、図１に示す構
成でよいことになる。
【００３３】図１において、本発明に係るノイズシェー
ピング回路を適用した４ビット入力の１次ノイズシェー
ピング回路は、全加算器１０、１１、１２、１３及び１
４からなる全加算部１５と、Ｄフリップフロップ２０、
２１、２２及び２３からなるラッチ部２５と、上記全加
算器１３と上記Ｄフリップフロップ２３との間に設けら
れるインバータ３０とから構成される。
ピング回路を適用した４ビット入力の１次ノイズシェー
ピング回路は、全加算器１０、１１、１２、１３及び１
４からなる全加算部１５と、Ｄフリップフロップ２０、
２１、２２及び２３からなるラッチ部２５と、上記全加
算器１３と上記Ｄフリップフロップ２３との間に設けら
れるインバータ３０とから構成される。
【００３４】上記加算部１５の内部では、全加算器１０
の桁上がり出力端子ＣO0が上位の全加算器１１の桁上が
り入力端子Ｃi1に接続され、この全加算器１１の桁上が
り出力端子Ｃo1が全加算器１２の桁上がり入力端子Ｃi2
に接続されている。この下位の全加算器の桁上がり出力
端子と上位の全加算器の入力端子との接続関係は、全加
算器１２、１３及び１４についても同様であるが、全加
算器１４の桁上がり出力端子Ｃo4は、開放状態である。
また、全加算器１０の桁上がり入力端子Ｃi0は、接地さ
れており、常に“Ｌ”レベルとされている。
の桁上がり出力端子ＣO0が上位の全加算器１１の桁上が
り入力端子Ｃi1に接続され、この全加算器１１の桁上が
り出力端子Ｃo1が全加算器１２の桁上がり入力端子Ｃi2
に接続されている。この下位の全加算器の桁上がり出力
端子と上位の全加算器の入力端子との接続関係は、全加
算器１２、１３及び１４についても同様であるが、全加
算器１４の桁上がり出力端子Ｃo4は、開放状態である。
また、全加算器１０の桁上がり入力端子Ｃi0は、接地さ
れており、常に“Ｌ”レベルとされている。
【００３５】上記ラッチ部２５の内部では、Ｄフリップ
フロップ２０、２１、２２及び２３の各クロック端子ｃ
ｋ0 、ｃｋ1 、ｃｋ2 及びｃｋ3 が共通に接続され、上
記Ｄフリップフロップ２０の肯定出力端子Ｑ0 から上記
全加算器１０の入力端子Ｂ0への接続線に接続されてい
る。
フロップ２０、２１、２２及び２３の各クロック端子ｃ
ｋ0 、ｃｋ1 、ｃｋ2 及びｃｋ3 が共通に接続され、上
記Ｄフリップフロップ２０の肯定出力端子Ｑ0 から上記
全加算器１０の入力端子Ｂ0への接続線に接続されてい
る。
【００３６】また、上記全加算器１０、Ｄフリップフロ
ップ２０及びデータ入力端子５０の間では、データ入力
端子５０が全加算器１０の入力端子Ａ0 に、この全加算
器１０の加算出力端子Ｓ0 がＤフリップフロップ２０の
データ入力端子Ｄ0 に、このＤフリップフロップ２０の
肯定出力端子Ｑ0 が全加算器１０の入力端子Ｂ0 に接続
されている。
ップ２０及びデータ入力端子５０の間では、データ入力
端子５０が全加算器１０の入力端子Ａ0 に、この全加算
器１０の加算出力端子Ｓ0 がＤフリップフロップ２０の
データ入力端子Ｄ0 に、このＤフリップフロップ２０の
肯定出力端子Ｑ0 が全加算器１０の入力端子Ｂ0 に接続
されている。
【００３７】また、上記全加算器１１、Ｄフリップフロ
ップ２１及びデータ入力端子５１の間では、データ入力
端子５１が全加算器１１の入力端子Ａ1 に、この全加算
器１１の加算出力端子Ｓ1 がＤフリップフロップ２１の
データ入力端子Ｄ1 に、このＤフリップフロップ２１の
肯定出力端子Ｑ1 が全加算器１１の入力端子Ｂ1 に接続
されている。
ップ２１及びデータ入力端子５１の間では、データ入力
端子５１が全加算器１１の入力端子Ａ1 に、この全加算
器１１の加算出力端子Ｓ1 がＤフリップフロップ２１の
データ入力端子Ｄ1 に、このＤフリップフロップ２１の
肯定出力端子Ｑ1 が全加算器１１の入力端子Ｂ1 に接続
されている。
【００３８】また、上記全加算器１２、Ｄフリップフロ
ップ２２及びデータ入力端子５２の間では、データ入力
端子５２が全加算器１２の入力端子Ａ2 に、この全加算
器１２の加算出力端子Ｓ2 がＤフリップフロップ２２の
データ入力端子Ｄ2 に、このＤフリップフロップ２２の
肯定出力端子Ｑ2 が全加算器１２の入力端子Ｂ2 に接続
されている。
ップ２２及びデータ入力端子５２の間では、データ入力
端子５２が全加算器１２の入力端子Ａ2 に、この全加算
器１２の加算出力端子Ｓ2 がＤフリップフロップ２２の
データ入力端子Ｄ2 に、このＤフリップフロップ２２の
肯定出力端子Ｑ2 が全加算器１２の入力端子Ｂ2 に接続
されている。
【００３９】また、上記全加算器１３、Ｄフリップフロ
ップ２３及びデータ入力端子５３の間では、データ入力
端子５３が全加算器１３の入力端子Ａ3 に、この全加算
器１３の加算出力端子Ｓ3 がインバータ３０を介してＤ
フリップフロップ２３のデータ入力端子Ｄ3 に、このＤ
フリップフロップ２３の肯定出力端子Ｑ3 が全加算器１
３の入力端子Ｂ3 に接続されている。
ップ２３及びデータ入力端子５３の間では、データ入力
端子５３が全加算器１３の入力端子Ａ3 に、この全加算
器１３の加算出力端子Ｓ3 がインバータ３０を介してＤ
フリップフロップ２３のデータ入力端子Ｄ3 に、このＤ
フリップフロップ２３の肯定出力端子Ｑ3 が全加算器１
３の入力端子Ｂ3 に接続されている。
【００４０】また、上記全加算器１４の入力端子Ａ
4 は、データ入力端子５３に接続され、入力端子Ｂ
4 は、上記全加算器１３の入力端子Ｂ3 に接続され、加
算出力端子Ｓ4 は、出力端子４０に接続されている。
4 は、データ入力端子５３に接続され、入力端子Ｂ
4 は、上記全加算器１３の入力端子Ｂ3 に接続され、加
算出力端子Ｓ4 は、出力端子４０に接続されている。
【００４１】ここで各入力端子５０、５１、５２及び５
３には、２-3、２-2、２-1及び２0の各桁に対応する入
力データＤi0、Ｄi1、Ｄi2及びＤi3が供給される。
３には、２-3、２-2、２-1及び２0の各桁に対応する入
力データＤi0、Ｄi1、Ｄi2及びＤi3が供給される。
【００４２】上述した構成を持つ図１に示された４ビッ
ト入力の１次ノイズシェーピング回路は、図３に示した
従来の４ビット入力の１次ノイズシェーピング回路と比
較すると、全加算部１１５の５個の全加算器１１０、１
１１、１１２、１１３及び１１４と、ラッチ部１２５の
１個のＤフリップフロップ１２４が省略された構成とな
る。図５に示した基本的な構成の１次のノイズシェーピ
ング回路でいえば、減算を行う加算部５３の働きを省略
することになる。
ト入力の１次ノイズシェーピング回路は、図３に示した
従来の４ビット入力の１次ノイズシェーピング回路と比
較すると、全加算部１１５の５個の全加算器１１０、１
１１、１１２、１１３及び１１４と、ラッチ部１２５の
１個のＤフリップフロップ１２４が省略された構成とな
る。図５に示した基本的な構成の１次のノイズシェーピ
ング回路でいえば、減算を行う加算部５３の働きを省略
することになる。
【００４３】したがって、本発明に係るノイズシェーピ
ング回路の実施例を適用した４ビット入力の１次ノイズ
シェーピング回路は、従来において、ゲート数の多い全
加算器、Ｄフリップフロップで構成されていた部分の動
作をインバータ１つで代行できるため、回路の規模が大
幅に減少できる。
ング回路の実施例を適用した４ビット入力の１次ノイズ
シェーピング回路は、従来において、ゲート数の多い全
加算器、Ｄフリップフロップで構成されていた部分の動
作をインバータ１つで代行できるため、回路の規模が大
幅に減少できる。
【００４４】なお、本発明に係るノイズシェーピング回
路は、上記実施例にのみ限定されるものではなく、例え
ば適用するノイズシェーピング回路の入力は４ビットだ
けというわけではない。
路は、上記実施例にのみ限定されるものではなく、例え
ば適用するノイズシェーピング回路の入力は４ビットだ
けというわけではない。
【００４５】
【発明の効果】本発明に係るノイズシェーピング回路
は、量子化誤差出力手段が量子化器に供給される２の補
数表示の量子化入力データの上位より２ビット目を反転
させて取り出すと共に、該量子化入力データの２ビット
目以降の他ビットをそのまま反転せずに取り出すことに
よって量子化誤差を出力し、減算器が該量子化誤差をノ
イズシェーピング回路に供給される入力データから減算
し、量子化誤差を求める演算を省略することができ、従
来において、ゲート数の多い全加算器、Ｄフリップフロ
ップで構成されていた量子化誤差を得るための構成をイ
ンバータ１つで代行し、回路の規模を大幅に削減でき
る。
は、量子化誤差出力手段が量子化器に供給される２の補
数表示の量子化入力データの上位より２ビット目を反転
させて取り出すと共に、該量子化入力データの２ビット
目以降の他ビットをそのまま反転せずに取り出すことに
よって量子化誤差を出力し、減算器が該量子化誤差をノ
イズシェーピング回路に供給される入力データから減算
し、量子化誤差を求める演算を省略することができ、従
来において、ゲート数の多い全加算器、Ｄフリップフロ
ップで構成されていた量子化誤差を得るための構成をイ
ンバータ１つで代行し、回路の規模を大幅に削減でき
る。
【図１】本発明に係るノイズシェーピング回路の実施例
を適用した４ビット入力の１次ノイズシェーピング回路
の構成を示す図である。
を適用した４ビット入力の１次ノイズシェーピング回路
の構成を示す図である。
【図２】基本的な構成の１次のノイズシェーピング回路
の機能ブロック図である。
の機能ブロック図である。
【図３】図２に示された基本的な構成の１次のノイズシ
ェーピング回路から得られる４ビット入力の１次ノイズ
シェーピング回路の構成を示す図である。
ェーピング回路から得られる４ビット入力の１次ノイズ
シェーピング回路の構成を示す図である。
１５・・・・・全加算部 ２５・・・・・ラッチ部 ３０・・・・・インバータ
Claims (1)
- 【請求項１】 入力信号を量子化する量子化器での量子
化誤差成分を所定のフィードバック回路部を介して上記
量子化器の入力側に帰還するノイズシェーピング回路に
おいて、 上記量子化器に供給される２の補数表示の量子化入力デ
ータの上位より２ビット目を反転させて取り出すと共
に、該量子化入力データの２ビット目以降の他ビットを
そのまま反転せずに取り出すことによって量子化誤差を
出力する量子化誤差出力手段と、 上記量子化誤差出力手段からの量子化誤差を入力から減
算する減算器とを有することを特徴とするノイズシェー
ピング回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4079359A JPH05244011A (ja) | 1992-02-29 | 1992-02-29 | ノイズシェーピング回路 |
| US08/020,385 US5396248A (en) | 1992-02-29 | 1993-02-22 | Noise shaping circuit |
| EP93301410A EP0559377A3 (en) | 1992-02-29 | 1993-02-25 | Noise shaping circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4079359A JPH05244011A (ja) | 1992-02-29 | 1992-02-29 | ノイズシェーピング回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05244011A true JPH05244011A (ja) | 1993-09-21 |
Family
ID=13687707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4079359A Withdrawn JPH05244011A (ja) | 1992-02-29 | 1992-02-29 | ノイズシェーピング回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5396248A (ja) |
| EP (1) | EP0559377A3 (ja) |
| JP (1) | JPH05244011A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1184820C (zh) * | 1999-01-15 | 2005-01-12 | 皇家菲利浦电子有限公司 | 编码和噪声过滤图象序列 |
| US6396313B1 (en) * | 2000-08-24 | 2002-05-28 | Teradyne, Inc. | Noise-shaped digital frequency synthesis |
| JP4788422B2 (ja) * | 2006-03-20 | 2011-10-05 | パナソニック株式会社 | ノイズシェーピング型量子化器 |
| CN109039340B (zh) * | 2018-06-14 | 2022-04-26 | 东南大学 | 一种多级噪声整形调制器 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL7806726A (en) * | 1978-06-22 | 1979-12-28 | Philips Nv | Digital linear delta modulator - has facility to convert multibit input signal to single bit output signal |
| JP3039809B2 (ja) * | 1990-05-31 | 2000-05-08 | 株式会社日立製作所 | アナログ／ディジタル変換器、サンプリングパルス生成回路、及び電流スイッチ回路 |
-
1992
- 1992-02-29 JP JP4079359A patent/JPH05244011A/ja not_active Withdrawn
-
1993
- 1993-02-22 US US08/020,385 patent/US5396248A/en not_active Expired - Lifetime
- 1993-02-25 EP EP93301410A patent/EP0559377A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0559377A3 (en) | 1995-10-11 |
| EP0559377A2 (en) | 1993-09-08 |
| US5396248A (en) | 1995-03-07 |
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