JPH0524593B2 - - Google Patents
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- JPH0524593B2 JPH0524593B2 JP62261920A JP26192087A JPH0524593B2 JP H0524593 B2 JPH0524593 B2 JP H0524593B2 JP 62261920 A JP62261920 A JP 62261920A JP 26192087 A JP26192087 A JP 26192087A JP H0524593 B2 JPH0524593 B2 JP H0524593B2
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- 230000005855 radiation Effects 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 claims description 5
- 210000004027 cell Anatomy 0.000 description 52
- 210000004188 enterochromaffin-like cell Anatomy 0.000 description 28
- 101100537665 Trypanosoma cruzi TOR gene Proteins 0.000 description 17
- 239000002245 particle Substances 0.000 description 17
- 238000000034 method Methods 0.000 description 12
- 230000001052 transient effect Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 7
- 230000003068 static effect Effects 0.000 description 5
- 238000003860 storage Methods 0.000 description 5
- LBDSXVIYZYSRII-IGMARMGPSA-N alpha-particle Chemical compound [4He+2] LBDSXVIYZYSRII-IGMARMGPSA-N 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000003139 buffering effect Effects 0.000 description 2
- 238000005094 computer simulation Methods 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/411—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only
- G11C11/4116—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only with at least one cell access via separately connected emittors of said transistors or via multiple emittors, e.g. T2L, ECL
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
Ａ 産業上の利用分野
この発明はスタテイツク・ランダム・アクセ
ス・メモリ（SRAM）セルに関するものであり、
特に、メモリ・セルの交差結合したトランジスタ
の共通エミツタ・ノードのおける電位を自由に動
揺させることにより、α粒子の放射によるソフ
ト・エラーを減少させるSRAMセルに関するも
のである。さらに詳細に述べれば、この発明は、
セルの共通エミツタ・ノードが、共通の一定電流
源への大きい静電負荷を有するワード・ラインか
ら、共通エミツタ・ノードとワード・ラインとの
間の各セル中に置かれた一定電流源または電流ミ
ラーにより減結合されるSRAMに関するもので
ある。
ス・メモリ（SRAM）セルに関するものであり、
特に、メモリ・セルの交差結合したトランジスタ
の共通エミツタ・ノードのおける電位を自由に動
揺させることにより、α粒子の放射によるソフ
ト・エラーを減少させるSRAMセルに関するも
のである。さらに詳細に述べれば、この発明は、
セルの共通エミツタ・ノードが、共通の一定電流
源への大きい静電負荷を有するワード・ラインか
ら、共通エミツタ・ノードとワード・ラインとの
間の各セル中に置かれた一定電流源または電流ミ
ラーにより減結合されるSRAMに関するもので
ある。
Ｂ 従来技術
バイポーラ集積回路の処理速度が高いことは、
論理および記憶アプリケーシヨンの両分野におけ
る回路設計者の注目を集めている。バイポーラ集
積回路の性能は、小型化および進化した加工方法
の使用によつて高められて来た。しかし、性能は
進歩したが、α粒子の放射によるソフト・エラー
の影響を受け易くなつている。
論理および記憶アプリケーシヨンの両分野におけ
る回路設計者の注目を集めている。バイポーラ集
積回路の性能は、小型化および進化した加工方法
の使用によつて高められて来た。しかし、性能は
進歩したが、α粒子の放射によるソフト・エラー
の影響を受け易くなつている。
高速スタテイツク・バイポーラ・メモリ・セル
の有力な候補は、エミツタ結合論理（ECL）セ
ルである。米国特許第4255674号明細書に、この
種のセルが開示されている。このセルは、セルの
フリツプ・フロツプを構成する各トランジスタの
エミツタ領域の１つが共通ラインに、他のエミツ
タ領域が読み書きラインに接続されたものであ
る。この参考文献の明細書の説明では、供給を電
流源Ｇと特徴付けている。電流源Ｇは、開示され
た唯一の電流源であり、共通ワード・ラインに接
続されたすべてのセルに接続され、これらに共用
される電流源と見られる。
の有力な候補は、エミツタ結合論理（ECL）セ
ルである。米国特許第4255674号明細書に、この
種のセルが開示されている。このセルは、セルの
フリツプ・フロツプを構成する各トランジスタの
エミツタ領域の１つが共通ラインに、他のエミツ
タ領域が読み書きラインに接続されたものであ
る。この参考文献の明細書の説明では、供給を電
流源Ｇと特徴付けている。電流源Ｇは、開示され
た唯一の電流源であり、共通ワード・ラインに接
続されたすべてのセルに接続され、これらに共用
される電流源と見られる。
その後の米国特許第4314359号明細書は、α粒
子によるECL型メモリ・セルの誤動作の問題に
直接向けられたものである。上記の第１の文献に
示された形式のECLバイポーラ・メモリ・セル
について説明するほか、この明細書では、データ
保持定電流源ISTに共通に接続されたセルのエミ
ツタにつき詳述している。この定電流源ISTは、
第１図に示す電流源IR1と同じものである。
子によるECL型メモリ・セルの誤動作の問題に
直接向けられたものである。上記の第１の文献に
示された形式のECLバイポーラ・メモリ・セル
について説明するほか、この明細書では、データ
保持定電流源ISTに共通に接続されたセルのエミ
ツタにつき詳述している。この定電流源ISTは、
第１図に示す電流源IR1と同じものである。
IR1は、複数のECLメモリ・セルMS11〜MS12
のためのワード・ラインWL1に接続されている。
したがつて、各セルには単独の定電流源はない。
その結果、ワード・ラインWL12に伴うきわめて
大きいキヤパシタンスにより、エミツタC2およ
びC4の電位を拘束する。α粒子の衝突によるソ
フト・エラーを克服するための同文献の方法は、
各メモリ・セルの各トランジスタ対のコレクタ領
域とベース領域との間に、キヤパシタンスを追加
することである。
のためのワード・ラインWL1に接続されている。
したがつて、各セルには単独の定電流源はない。
その結果、ワード・ラインWL12に伴うきわめて
大きいキヤパシタンスにより、エミツタC2およ
びC4の電位を拘束する。α粒子の衝突によるソ
フト・エラーを克服するための同文献の方法は、
各メモリ・セルの各トランジスタ対のコレクタ領
域とベース領域との間に、キヤパシタンスを追加
することである。
さらに最近の米国特許第4541003号明細書では、
第２３図にECLセルが示されており、α粒子の
照射により形成した電子孔の対がフリツプ・フロ
ツプの状態を容易に逆転させ、その結果ソフト・
エラーを生じるというコメントがなされている。
このようなエラーは、この文献では、半導体しや
へい素子により排除される。
第２３図にECLセルが示されており、α粒子の
照射により形成した電子孔の対がフリツプ・フロ
ツプの状態を容易に逆転させ、その結果ソフト・
エラーを生じるというコメントがなされている。
このようなエラーは、この文献では、半導体しや
へい素子により排除される。
さらに最近の文献、山口ら、“3.5NS 2W 20mm2
16KbバイポーラRAM（A3.5NS 2W 20mm2
16Kb bipolar RAM）”、IEEEダイジエスト・オ
ブISSCC（IEEE Dig.of ISSCC）、1986年、p.214
〜215には、記憶ノードのキヤパシタンスを増大
させるための、高キヤパシタンスの五酸化タンタ
ル皮膜の使用を開示している。
16KbバイポーラRAM（A3.5NS 2W 20mm2
16Kb bipolar RAM）”、IEEEダイジエスト・オ
ブISSCC（IEEE Dig.of ISSCC）、1986年、p.214
〜215には、記憶ノードのキヤパシタンスを増大
させるための、高キヤパシタンスの五酸化タンタ
ル皮膜の使用を開示している。
他の文献である中瀬ら、“ECL RAMにおける
二重ワード・ライン構造（Ａ duble wordline
structure in ECL RAM）”、ダイジエスト・オ
ブ・VLSI・テクニカル・シンポジウム（Dig.of
VLSI Tech.Symp.）、1986年、p.75〜76では、フ
リツプ・フロツプ・トランジスタのコレクタ・ノ
ード間の電位差を増大するため、トツプ・ワー
ド・ラインの分割を使用している。
二重ワード・ライン構造（Ａ duble wordline
structure in ECL RAM）”、ダイジエスト・オ
ブ・VLSI・テクニカル・シンポジウム（Dig.of
VLSI Tech.Symp.）、1986年、p.75〜76では、フ
リツプ・フロツプ・トランジスタのコレクタ・ノ
ード間の電位差を増大するため、トツプ・ワー
ド・ラインの分割を使用している。
上に述べたように、上に引用した文献はいずれ
も、交差結合したトランジスタの共通エミツタ・
ノードの電位を自由に動揺させるECLまたはバ
イポーラ・スタテイツクRAMセルについて、示
されていないのは明らかである。いずれの場合
も、ワード・ラインまたはデバイスのキヤパシタ
ンスに影響を与える何らかの手段が用いられ、定
電流源について言及されている場合は、このよう
な電流源は、通常１本のワード・ラインと、同じ
ワード・ラインを共用する複数のECLセルに共
通に接続されている。
も、交差結合したトランジスタの共通エミツタ・
ノードの電位を自由に動揺させるECLまたはバ
イポーラ・スタテイツクRAMセルについて、示
されていないのは明らかである。いずれの場合
も、ワード・ラインまたはデバイスのキヤパシタ
ンスに影響を与える何らかの手段が用いられ、定
電流源について言及されている場合は、このよう
な電流源は、通常１本のワード・ラインと、同じ
ワード・ラインを共用する複数のECLセルに共
通に接続されている。
Ｃ 発明が解決しようとする問題点
したがつて、この発明の主目的は、α粒子の放
射によるソフト・エラーの可能性を減少させた
ECL型のSRAMセルを提供することにある。
射によるソフト・エラーの可能性を減少させた
ECL型のSRAMセルを提供することにある。
この発明の他の目的は、α粒子の放射によるソ
フト・エラーを減少させる手段が、共通に接続さ
れたセルのエミツタと、これに付随するワード・
ラインとの間に接続されることを特徴とする
ECL型のSRAMセルを提供することにある。
フト・エラーを減少させる手段が、共通に接続さ
れたセルのエミツタと、これに付随するワード・
ラインとの間に接続されることを特徴とする
ECL型のSRAMセルを提供することにある。
この発明の他の目的は、定電流源または電流ミ
ラーが、共通に接続されたセルのエミツタと、ワ
ード・ラインとの間に接続されることを特徴とす
るECL型のSRAMセルを提供することにある。
ラーが、共通に接続されたセルのエミツタと、ワ
ード・ラインとの間に接続されることを特徴とす
るECL型のSRAMセルを提供することにある。
さらに、この発明の他の目的は、他の定電流源
または電流ミラーが共通に接続されたエミツタ
と、通常の定電流源が接続されたワード・ライン
との間に接続されることを特徴とするECL型の
SRAMセルを提供することにある。
または電流ミラーが共通に接続されたエミツタ
と、通常の定電流源が接続されたワード・ライン
との間に接続されることを特徴とするECL型の
SRAMセルを提供することにある。
Ｄ 問題点を解決するための手段
この発明は、メモリ・セルの交差結合トランジ
スタの共通エミツタ・ノードにおける電位が自由
に揺動可能なエミツタ結合論理（ECL）型スタ
テイツク・ランダム・アクセス・メモリ
（SRAM）に関するものである。これは、α粒子
による誤動作を減少させる手段を、ECLセルの
交差結合トランジスタの共通エミツタ・ノード
と、通常は共用定電流源に接続された付随するワ
ード・ラインとの間に介在させることにより達成
される。
スタの共通エミツタ・ノードにおける電位が自由
に揺動可能なエミツタ結合論理（ECL）型スタ
テイツク・ランダム・アクセス・メモリ
（SRAM）に関するものである。これは、α粒子
による誤動作を減少させる手段を、ECLセルの
交差結合トランジスタの共通エミツタ・ノード
と、通常は共用定電流源に接続された付随するワ
ード・ラインとの間に介在させることにより達成
される。
α粒子の放射による誤動作を減少させる手段
は、メモリ・セルの共通エミツタ・ノードと、こ
れに付随するワード・ラインとに接続された定電
流源の形をとる。このような電流源を介在させる
効果は、エミツタが浮遊状態になることである。
したがつて、ECLがα粒子の衝突による過渡を
経験し共通エミツタ・ノードが定電流源に接続さ
れると交差結合されたトランジスタのONのデバ
イスのベース・エミツタ電圧（VBE）の急激な消
滅が共通エミツタ・ノードを同時に降下させるこ
とにより緩和される。セルの共通エミツタ・ノー
ドと、共通に接続されたワード・ラインとの間に
定電流源を導入すると、共通エミツタ・ノード上
のキヤパシタンスを非常に小さい値に減少させる
ことにより、基本的にセルのQCRITを増大させる。
このようにして、共通エミツタ・ノードにおける
電位は自由に浮動または揺動することができる。
は、メモリ・セルの共通エミツタ・ノードと、こ
れに付随するワード・ラインとに接続された定電
流源の形をとる。このような電流源を介在させる
効果は、エミツタが浮遊状態になることである。
したがつて、ECLがα粒子の衝突による過渡を
経験し共通エミツタ・ノードが定電流源に接続さ
れると交差結合されたトランジスタのONのデバ
イスのベース・エミツタ電圧（VBE）の急激な消
滅が共通エミツタ・ノードを同時に降下させるこ
とにより緩和される。セルの共通エミツタ・ノー
ドと、共通に接続されたワード・ラインとの間に
定電流源を導入すると、共通エミツタ・ノード上
のキヤパシタンスを非常に小さい値に減少させる
ことにより、基本的にセルのQCRITを増大させる。
このようにして、共通エミツタ・ノードにおける
電位は自由に浮動または揺動することができる。
他の実施例では、セルの共通エミツタ・ノード
上のキヤパシタンスを同様に減少させ、これを自
由に浮動または揺動させるために、定電流源の代
りに電流ミラー回路を使用している。
上のキヤパシタンスを同様に減少させ、これを自
由に浮動または揺動させるために、定電流源の代
りに電流ミラー回路を使用している。
前述の説明により、各セルに定電流源または電
流ミラー回路を加える必要があることは明らかで
ある。誤り率を減少させるためにさらに回路が追
加されるが、使用する方法はECLセルに通常用
いられる抵抗等の回路素子が除去されるようなも
のが望ましい。得られたセルの面積は、従来技術
によるセルの面積に等しい。いずれの場合も、共
通エミツタ・ノードと、共通接続したワード・ラ
インとの間に定電流源または電流ミラー回路を追
加することにより、従来技術によるセルのQCRIT
の約２倍のQCRITが得られ、これによりソフト・
エラー率は少なくとも1/8に減少する。
流ミラー回路を加える必要があることは明らかで
ある。誤り率を減少させるためにさらに回路が追
加されるが、使用する方法はECLセルに通常用
いられる抵抗等の回路素子が除去されるようなも
のが望ましい。得られたセルの面積は、従来技術
によるセルの面積に等しい。いずれの場合も、共
通エミツタ・ノードと、共通接続したワード・ラ
インとの間に定電流源または電流ミラー回路を追
加することにより、従来技術によるセルのQCRIT
の約２倍のQCRITが得られ、これによりソフト・
エラー率は少なくとも1/8に減少する。
Ｅ 実施例
第４図は従来技術によるECLの略図で、共通
エミツタ・ノードは抵抗によつて低位のワード・
ラインに接続されている。第４図において、
ECLセル１は、第４図でそれぞれWT、WBとし
て示されている１対のワード・ライン２，３に、
第４図でREとして示されている抵抗４を介して
接続されている。１対のダブル・エミツタ型のト
ランジスタ５，６は、第４図でそれぞれBL，
と示されているビツト・ライン９，１０に接続さ
れたエミツタ７，８を有する。エミツタ１１，１
２は、抵抗REに接続されたノードＥに接続され
ている。第４図において、トランジスタ６のコレ
クタ１３は、トランジスタ５のベース１４に交差
接続されている。同様に、トランジスタ５のコレ
クタ１５は、トランジスタ６のベース１６に交差
接続されている。ダイオード１９，２０によりそ
れぞれ分路がつくられた抵抗１７，１８は、一端
がそれぞれコレクタ１３，１５に、他端が共通に
ワード・ラインWTに接続されている。
エミツタ・ノードは抵抗によつて低位のワード・
ラインに接続されている。第４図において、
ECLセル１は、第４図でそれぞれWT、WBとし
て示されている１対のワード・ライン２，３に、
第４図でREとして示されている抵抗４を介して
接続されている。１対のダブル・エミツタ型のト
ランジスタ５，６は、第４図でそれぞれBL，
と示されているビツト・ライン９，１０に接続さ
れたエミツタ７，８を有する。エミツタ１１，１
２は、抵抗REに接続されたノードＥに接続され
ている。第４図において、トランジスタ６のコレ
クタ１３は、トランジスタ５のベース１４に交差
接続されている。同様に、トランジスタ５のコレ
クタ１５は、トランジスタ６のベース１６に交差
接続されている。ダイオード１９，２０によりそ
れぞれ分路がつくられた抵抗１７，１８は、一端
がそれぞれコレクタ１３，１５に、他端が共通に
ワード・ラインWTに接続されている。
通常の動作環境では、複数のECLセル１がワ
ード・ラインWTとWBの間に接続され、複数の
このような装置でECLメモリ・アレイが構成さ
れている。アレイの形で接続された場合、各ワー
ド・ラインWBは、第４図では２１で示す共用の
定電流源に接続されている。
ード・ラインWTとWBの間に接続され、複数の
このような装置でECLメモリ・アレイが構成さ
れている。アレイの形で接続された場合、各ワー
ド・ラインWBは、第４図では２１で示す共用の
定電流源に接続されている。
トランジスタ５，６の一方をONすなわち導通
状態に、他方をOFFすなわち非導通状態にする
ことにより、情報がECLセル１に格納される。
ECLセル１は、ワード・ラインWTを引上げ、同
時にBLまたはのいずれかを引下げることによ
り書込まれる。ECLセル１の読み込みは、ワー
ド・ラインWTを引上げ、得られた信号をON状
態のトランジスタ５または６、およびビツト・ラ
インBLまたはを介して検出することにより行
われる。上述のセルおよび動作モードは周知のも
のである。しかし、セル１がスタンドバイ状態に
あるとき、トランジスタ６，５の各コレクタ１
３，１５にα粒子が衝突すると、問題が生じる。
特に、OFF状態のトランジスタのコレクタにα
粒子が衝突すると、第４図に示すように、そのコ
レクタ・ノードＣに生じる電荷により、ノードＣ
から電流Iαが流れ、これによりON状態のトラン
ジスタ５のベース１４の電圧が低下する。これに
より、トランジスタ５のベース・エミツタ電圧
VBEが低下してデバイスがOFFとなり、そのセル
が読み込まれるときに、誤出力を生じる。VBEが
低下するのは、ノードＥにおける電圧は、多くの
ECLセル１により共用されるワード・ラインWB
上の容量負荷が大きいために、わずかしか変化し
ないためである。
状態に、他方をOFFすなわち非導通状態にする
ことにより、情報がECLセル１に格納される。
ECLセル１は、ワード・ラインWTを引上げ、同
時にBLまたはのいずれかを引下げることによ
り書込まれる。ECLセル１の読み込みは、ワー
ド・ラインWTを引上げ、得られた信号をON状
態のトランジスタ５または６、およびビツト・ラ
インBLまたはを介して検出することにより行
われる。上述のセルおよび動作モードは周知のも
のである。しかし、セル１がスタンドバイ状態に
あるとき、トランジスタ６，５の各コレクタ１
３，１５にα粒子が衝突すると、問題が生じる。
特に、OFF状態のトランジスタのコレクタにα
粒子が衝突すると、第４図に示すように、そのコ
レクタ・ノードＣに生じる電荷により、ノードＣ
から電流Iαが流れ、これによりON状態のトラン
ジスタ５のベース１４の電圧が低下する。これに
より、トランジスタ５のベース・エミツタ電圧
VBEが低下してデバイスがOFFとなり、そのセル
が読み込まれるときに、誤出力を生じる。VBEが
低下するのは、ノードＥにおける電圧は、多くの
ECLセル１により共用されるワード・ラインWB
上の容量負荷が大きいために、わずかしか変化し
ないためである。
上述の動作は第５図の曲線に示すとおりであ
る。第５図は、電圧（Ｖ）を時間（ns）に対して
プロツトしたもので、第４図に回路に電流の過渡
が生じた場合の、記憶ノード電位と、共通エミツ
タ・ノード電位の変化を示す。第５図において、
ワード・ライン２上のスタンドバイ電位VWT、コ
レクタ・ノードＣ、C′の電位をそれぞれVC，
VC′、共通エミツタ・ノードの電位をVEで示す。
また、α粒子の衝突を表わす2nsの過渡電流も示
されている。ON状態のトランジスタをOFFにフ
リツプするOFF状態のトランジスタのコレクタ
から流れる2nsの電流パルスの電荷の量を用いて、
QCRITと称する係数が求められる。電流の過渡が
一時的な妨害を起こしたり、セルの状態を変化さ
せたり（ソフト・エラー）するかどうかは、電流
過渡中の電荷の量が、メモリ・セルのQCRITより
小さいか大きいかに依存する。第５図の例では、
2nsの電流パルスの電荷の量は、第４図にON状
態のトランジスタ５をON状態からOFF状態にフ
リツプするため、メモリセルのQCRITより大きい。
第５図で、コレクタ・ノードＣ上の電位VCが、
電流パルスの過渡後、低下し続けることに注目さ
れたい。このことは、エミツタ１２上の電位（第
５図ではVEで示す）がわずかしか変化しなくて
も、トランジスタ５のヘース上の電位を低下させ
ることになる。この結果、トランジスタのベー
ス・エミツタ電位VEは、トランジスタ５がOFF
に、トランジスタ６がONになりECLセル１の状
態を元の状態から逆転させる点にまで低下する。
る。第５図は、電圧（Ｖ）を時間（ns）に対して
プロツトしたもので、第４図に回路に電流の過渡
が生じた場合の、記憶ノード電位と、共通エミツ
タ・ノード電位の変化を示す。第５図において、
ワード・ライン２上のスタンドバイ電位VWT、コ
レクタ・ノードＣ、C′の電位をそれぞれVC，
VC′、共通エミツタ・ノードの電位をVEで示す。
また、α粒子の衝突を表わす2nsの過渡電流も示
されている。ON状態のトランジスタをOFFにフ
リツプするOFF状態のトランジスタのコレクタ
から流れる2nsの電流パルスの電荷の量を用いて、
QCRITと称する係数が求められる。電流の過渡が
一時的な妨害を起こしたり、セルの状態を変化さ
せたり（ソフト・エラー）するかどうかは、電流
過渡中の電荷の量が、メモリ・セルのQCRITより
小さいか大きいかに依存する。第５図の例では、
2nsの電流パルスの電荷の量は、第４図にON状
態のトランジスタ５をON状態からOFF状態にフ
リツプするため、メモリセルのQCRITより大きい。
第５図で、コレクタ・ノードＣ上の電位VCが、
電流パルスの過渡後、低下し続けることに注目さ
れたい。このことは、エミツタ１２上の電位（第
５図ではVEで示す）がわずかしか変化しなくて
も、トランジスタ５のヘース上の電位を低下させ
ることになる。この結果、トランジスタのベー
ス・エミツタ電位VEは、トランジスタ５がOFF
に、トランジスタ６がONになりECLセル１の状
態を元の状態から逆転させる点にまで低下する。
この点で、第４図のECLセル１のQCRITは、
ECLセル１のON状態のトランジスタのVBEの急
激な低下を抑制することにより、増大させること
ができる。この抑制は、共通エミツタ・ノードＥ
を、OFF状態のデバイスのコレクタ・リードに
おける電圧の低下に追従させることによつて行な
う。このようにすると、ON状態のトランジスタ
のベース・エミツタ電位VBEは、過渡の間実質的
に同じになり、ECLセル１のON状態のトランジ
スタはONのままにする。VBEを、導通トランジ
スタのON状態を保持するのに十分な値に保持す
るための方法の１つを第１図に示す。
ECLセル１のON状態のトランジスタのVBEの急
激な低下を抑制することにより、増大させること
ができる。この抑制は、共通エミツタ・ノードＥ
を、OFF状態のデバイスのコレクタ・リードに
おける電圧の低下に追従させることによつて行な
う。このようにすると、ON状態のトランジスタ
のベース・エミツタ電位VBEは、過渡の間実質的
に同じになり、ECLセル１のON状態のトランジ
スタはONのままにする。VBEを、導通トランジ
スタのON状態を保持するのに十分な値に保持す
るための方法の１つを第１図に示す。
第１図は、この発明の方法によるエミツタ結合
論理（ECL）セルの略図であり、共通エミツ
タ・ノードは定電流源により下位のワード・ライ
ンに接続されている。第１図中の素子は、第４図
中の素子と同じものであり、同じ記号が与えられ
ている。したがつて、第４図および第１図は、第
４図の抵抗REが、たとえばOFF状態のトランジ
スタ６にα粒子が衝突した場合に、共通エミツ
タ・ノードＥを、コレクタ・ノードＣにおける電
位の変化に追従させる定電流源２２と置換されて
いる以外は同一である。定電流源２２の導入によ
り、共通エミツタ・ノードにおけるキヤパシタン
スは、ノードＥが直接ワード・ラインWBに、ま
たは抵抗REを介してWBに接続された場合の非常
に高いキヤパシタンスに比較して、非常に小さい
値にまで減少する。キヤパシタンスが減少するこ
とにより、ノードＥは自由に揺動できる。その結
果、共通エミツタ電位VEも、ノードＣにおける
OFF状態のトランジスタのコレクタ電位が低下
するにつれて低下する。したがつて、α粒子の衝
突中および衝突後に、VBEは実質的に同じ値に保
たれ、ON状態のトランジスタがその状態を維持
するのに十分な電位を供給する。第２図は上述の
ことを示す図である。尚、説明を捕捉すると、従
来の慣用的な構成では、同一の上方ワード・ライ
ンWTに接続されたすべてのセルの共通エミツ
タ・ノードは、下方の（ドレイン）ワード・ライ
ンWBに直接接続されている。この下方ワード・
ラインは、接続されている全てのセルからのスタ
ンバイ電流を流す必要があることからどうしても
長くなくてはならず、よつて非常に大きいキヤパ
シタンスをもつことになる。この大きいキヤパシ
タンスは、セルの共通エミツタ・ノードの負荷と
なり、よつて、その大きいキヤパシタンスが、そ
の共通エミツタ・ノードがセル・コレクタ・ノー
ドＣの電位の変化に追従して振幅するのを防げ
る。
論理（ECL）セルの略図であり、共通エミツ
タ・ノードは定電流源により下位のワード・ライ
ンに接続されている。第１図中の素子は、第４図
中の素子と同じものであり、同じ記号が与えられ
ている。したがつて、第４図および第１図は、第
４図の抵抗REが、たとえばOFF状態のトランジ
スタ６にα粒子が衝突した場合に、共通エミツ
タ・ノードＥを、コレクタ・ノードＣにおける電
位の変化に追従させる定電流源２２と置換されて
いる以外は同一である。定電流源２２の導入によ
り、共通エミツタ・ノードにおけるキヤパシタン
スは、ノードＥが直接ワード・ラインWBに、ま
たは抵抗REを介してWBに接続された場合の非常
に高いキヤパシタンスに比較して、非常に小さい
値にまで減少する。キヤパシタンスが減少するこ
とにより、ノードＥは自由に揺動できる。その結
果、共通エミツタ電位VEも、ノードＣにおける
OFF状態のトランジスタのコレクタ電位が低下
するにつれて低下する。したがつて、α粒子の衝
突中および衝突後に、VBEは実質的に同じ値に保
たれ、ON状態のトランジスタがその状態を維持
するのに十分な電位を供給する。第２図は上述の
ことを示す図である。尚、説明を捕捉すると、従
来の慣用的な構成では、同一の上方ワード・ライ
ンWTに接続されたすべてのセルの共通エミツ
タ・ノードは、下方の（ドレイン）ワード・ライ
ンWBに直接接続されている。この下方ワード・
ラインは、接続されている全てのセルからのスタ
ンバイ電流を流す必要があることからどうしても
長くなくてはならず、よつて非常に大きいキヤパ
シタンスをもつことになる。この大きいキヤパシ
タンスは、セルの共通エミツタ・ノードの負荷と
なり、よつて、その大きいキヤパシタンスが、そ
の共通エミツタ・ノードがセル・コレクタ・ノー
ドＣの電位の変化に追従して振幅するのを防げ
る。
ところが、共通エミツタ・ノードとドレイン・
ラインの間に電流源２２を挿入することによつ
て、ドレイン・ラインWBの大きいキヤパシタン
スを、共通エミツタ・ノードから切り放すことが
できる。例えば、もし電流源を実装するのに通常
のモードのトランジスタを使用するなら、共通エ
ミツタ・ノードから見たキヤパシタンスは、電流
源のトランジスタのコレクタにおけるキヤパシタ
ンスになる。このコレクタにおけるキヤパシタン
スは、ドレイン・ラインのキヤパシタンスよりも
はるかに小さく、よつて、共通エミツタ・ノード
における電位は、セルのコレクタ・ノードの電位
に、より自由に追従することができるようにな
る。
ラインの間に電流源２２を挿入することによつ
て、ドレイン・ラインWBの大きいキヤパシタン
スを、共通エミツタ・ノードから切り放すことが
できる。例えば、もし電流源を実装するのに通常
のモードのトランジスタを使用するなら、共通エ
ミツタ・ノードから見たキヤパシタンスは、電流
源のトランジスタのコレクタにおけるキヤパシタ
ンスになる。このコレクタにおけるキヤパシタン
スは、ドレイン・ラインのキヤパシタンスよりも
はるかに小さく、よつて、共通エミツタ・ノード
における電位は、セルのコレクタ・ノードの電位
に、より自由に追従することができるようにな
る。
このようなトランジスタからなる電流源でな
く、第４図に示すように、抵抗を共通エミツタと
ドレイン・ラインの間に接続しても、抵抗は、ド
レイン・ラインのキヤパシタンスに対する「緩衝
的な」効果を与えるので、ラインWBのキヤパシ
タンスの影響を低減することができる。そして、
その抵抗値が大きい程、その緩衝効果も大きくな
る。しかし、抵抗値が大きすぎると、電圧を低下
させてしまうので、抵抗を使用する技法は、本発
明の技法よりも制約が大きい。
く、第４図に示すように、抵抗を共通エミツタと
ドレイン・ラインの間に接続しても、抵抗は、ド
レイン・ラインのキヤパシタンスに対する「緩衝
的な」効果を与えるので、ラインWBのキヤパシ
タンスの影響を低減することができる。そして、
その抵抗値が大きい程、その緩衝効果も大きくな
る。しかし、抵抗値が大きすぎると、電圧を低下
させてしまうので、抵抗を使用する技法は、本発
明の技法よりも制約が大きい。
第２図は電位を時間に対してプロツトしたもの
で、第１図の回路中にα粒子による電流の過渡が
生じた場合の記憶ノード電位と共通エミツタ・ノ
ード電位の変化を示したものである。図で、コレ
クタ電位VCの変化は、エミツタ・ノードＥにお
ける電位により追跡され、ECLセル１のON状態
のトランジスタのベース・エミツタ電圧VBEを、
実質的にα粒子の衝突前と同じ値に保持する。第
５図の下部に示す2nsのパルスと比較して、第２
図の下部に示す2nsのパルスは、明らかに第２図
のパルスが第５図のパルスよりも大量の電荷を与
えることを示し、第１図の回路のQCRITは、第４
図の回路におけるQCRITより大きいと言える。2ns
幅のパルスを、G.Sai−HalaszおよびD.Tang、
“スタテイツク・バイポーラ・RAMにおけるソ
フト・エラー率（Soft error rate in static
bipolar RAMs）”、IEEE・ダイジエスト・オ
ブ・IEDM（IEEE Digest of IEDM）、1983年、
p.344〜347で論じられているQCRITを決定する基礎
として使用することにより、α粒子が衝突した条
件下で、いかなる電流IαがECLセルの状態をフ
リツプさせるかを決定する。第５図の考察によ
り、31μAのIαが第４図のコレクタ・ノードＣか
ら引出されたときにECLセル１が状態を変化さ
せたことが示される。コンピユータ・シミユレー
シヨンの結果により、電流が30μAよりわずかに
低い、同じ2nsのパルス幅を有するパルスは、
ECLセル１がその状態を変化させないことを示
す。これにより、 QCRIT＝パルス幅×電流 ＝2ns×＜30μA QCRIT＝59フエムト・クーロン（fc） となる。
で、第１図の回路中にα粒子による電流の過渡が
生じた場合の記憶ノード電位と共通エミツタ・ノ
ード電位の変化を示したものである。図で、コレ
クタ電位VCの変化は、エミツタ・ノードＥにお
ける電位により追跡され、ECLセル１のON状態
のトランジスタのベース・エミツタ電圧VBEを、
実質的にα粒子の衝突前と同じ値に保持する。第
５図の下部に示す2nsのパルスと比較して、第２
図の下部に示す2nsのパルスは、明らかに第２図
のパルスが第５図のパルスよりも大量の電荷を与
えることを示し、第１図の回路のQCRITは、第４
図の回路におけるQCRITより大きいと言える。2ns
幅のパルスを、G.Sai−HalaszおよびD.Tang、
“スタテイツク・バイポーラ・RAMにおけるソ
フト・エラー率（Soft error rate in static
bipolar RAMs）”、IEEE・ダイジエスト・オ
ブ・IEDM（IEEE Digest of IEDM）、1983年、
p.344〜347で論じられているQCRITを決定する基礎
として使用することにより、α粒子が衝突した条
件下で、いかなる電流IαがECLセルの状態をフ
リツプさせるかを決定する。第５図の考察によ
り、31μAのIαが第４図のコレクタ・ノードＣか
ら引出されたときにECLセル１が状態を変化さ
せたことが示される。コンピユータ・シミユレー
シヨンの結果により、電流が30μAよりわずかに
低い、同じ2nsのパルス幅を有するパルスは、
ECLセル１がその状態を変化させないことを示
す。これにより、 QCRIT＝パルス幅×電流 ＝2ns×＜30μA QCRIT＝59フエムト・クーロン（fc） となる。
同様に第２図について考慮すると、第１図のコ
レクタ・ノードＣから53μAのIαが引出されても、
ECLセル１は状態を変えないことが示されてい
る。コンピユータ・シミユレーシヨンの結果によ
り、電流が57μAよりわずかに低い、同じく2nsの
パルス幅を有する電流パルスは、第１図のECL
セル１がその状態を変化させないことを示す。こ
れにより、 QCRIT＝パルス幅×電流 ＝2ns×56μA QCRIT＝112フエムト・クーロン（fc） となる。
レクタ・ノードＣから53μAのIαが引出されても、
ECLセル１は状態を変えないことが示されてい
る。コンピユータ・シミユレーシヨンの結果によ
り、電流が57μAよりわずかに低い、同じく2nsの
パルス幅を有する電流パルスは、第１図のECL
セル１がその状態を変化させないことを示す。こ
れにより、 QCRIT＝パルス幅×電流 ＝2ns×56μA QCRIT＝112フエムト・クーロン（fc） となる。
上に述べたように、抵抗REの代りにノードＥ
を浮動させる定電流源２２を使用することによ
り、QCRITを、抵抗のみを使用したECLセルの
QCRITの２倍にすることができる。同様の配置、
寸法のセルの計算に基づいて、QCRITの改善は誤
り率を８〜10倍改善することが実験的に確認され
た。
を浮動させる定電流源２２を使用することによ
り、QCRITを、抵抗のみを使用したECLセルの
QCRITの２倍にすることができる。同様の配置、
寸法のセルの計算に基づいて、QCRITの改善は誤
り率を８〜10倍改善することが実験的に確認され
た。
第１図の回路を実施するに当り、定電流源２２
は、ECLセル１のスタンドバイ電流に等しい出
力電流を有するものであれば、どのような直流電
流源であつてもよい。電流ミラーの概念を用いた
好ましい実施例を第３図に示す。
は、ECLセル１のスタンドバイ電流に等しい出
力電流を有するものであれば、どのような直流電
流源であつてもよい。電流ミラーの概念を用いた
好ましい実施例を第３図に示す。
第３図は、この発明の方法によるECLセルの
略図で、ECLセルの共通エミツタ・ノードと低
位のワード・ラインとの間に接続された定電流源
が、電流ミラー回路と、各ECLメモリ・セルに
接続した電流ミラー・トランジスタにより形成さ
れる。第３図の素子は第１図および第４図に示す
素子と同一のもので、同じ記号が与えられてい
る。相違点は、定電流源２２が、電流ミラー・ト
ランジスタ２３と、電流ミラー回路２４に置換さ
れていることである。第３図に示される電流ミラ
ー装置は、周知の方法で作動する。したがつて、
ECLセル１のトランジスタ５，６のうちの１つ
がONすなわち導電状態にある場合は、流入する
電流の量は、トランジスタ２６のコレクタおよび
ベースに流入する電流の量により制御される。ト
ランジスタ２６のエミツタは低位のワード・ライ
ンWBに接続され、一方ベースは基準電位VREFに
接続される。同様に、電流ミラー・トランジスタ
２３のエミツタは、低位のワードラインWBに、
ベースはVREFに接続される。トランジスタ２３の
コレクタは、ECLセル１の共通エミツタ・ノー
ドＥに接続される。したがつて、ECLセル１の
ノードＥにおけるキヤパシタンスは、電流ミラ
ー・トランジスタ２３のコレクタ・ベース・キヤ
パシタンスおよびコレクタ分離キヤパシタンス
で、通常比較的長い低位のワード・ラインWBの
キヤパシタンスでなく、40〜50fF台である。こ
のワード・ラインWBのキヤパシタンスはpF台で
ある。トランジスタ２３が定電流源として作動す
る限り、第１図の回路により得られるのと同様の
結果が第３図の回路によつて得られる。したがつ
て、α粒子が、たとえばOFF状態のトランジス
タ６のコレクタ・ノードＣに衝突する場合、第２
図に示す曲線と同様の曲線が得られ、共通エミツ
タ・ノードＥにコレクタ電圧VCにより変化し、
これを追跡する。
略図で、ECLセルの共通エミツタ・ノードと低
位のワード・ラインとの間に接続された定電流源
が、電流ミラー回路と、各ECLメモリ・セルに
接続した電流ミラー・トランジスタにより形成さ
れる。第３図の素子は第１図および第４図に示す
素子と同一のもので、同じ記号が与えられてい
る。相違点は、定電流源２２が、電流ミラー・ト
ランジスタ２３と、電流ミラー回路２４に置換さ
れていることである。第３図に示される電流ミラ
ー装置は、周知の方法で作動する。したがつて、
ECLセル１のトランジスタ５，６のうちの１つ
がONすなわち導電状態にある場合は、流入する
電流の量は、トランジスタ２６のコレクタおよび
ベースに流入する電流の量により制御される。ト
ランジスタ２６のエミツタは低位のワード・ライ
ンWBに接続され、一方ベースは基準電位VREFに
接続される。同様に、電流ミラー・トランジスタ
２３のエミツタは、低位のワードラインWBに、
ベースはVREFに接続される。トランジスタ２３の
コレクタは、ECLセル１の共通エミツタ・ノー
ドＥに接続される。したがつて、ECLセル１の
ノードＥにおけるキヤパシタンスは、電流ミラ
ー・トランジスタ２３のコレクタ・ベース・キヤ
パシタンスおよびコレクタ分離キヤパシタンス
で、通常比較的長い低位のワード・ラインWBの
キヤパシタンスでなく、40〜50fF台である。こ
のワード・ラインWBのキヤパシタンスはpF台で
ある。トランジスタ２３が定電流源として作動す
る限り、第１図の回路により得られるのと同様の
結果が第３図の回路によつて得られる。したがつ
て、α粒子が、たとえばOFF状態のトランジス
タ６のコレクタ・ノードＣに衝突する場合、第２
図に示す曲線と同様の曲線が得られ、共通エミツ
タ・ノードＥにコレクタ電圧VCにより変化し、
これを追跡する。
上述の回路の製造方法は、この発明の一部を構
成するものではないので、回路の製法については
多くの説明は行なわない。半導体製造技術に熟達
した者の能力の範囲内の周知の集積回路技術およ
び方法を用いることができると言うだけで十分で
ある。したがつて、シリコン等、いかなる半導体
も使用可能で、使用する各種の素子は、周知のフ
オトリソグラフイおよびエツチング技術、拡散ま
たはイオン打込み技術、ならびに相互接続および
酸化技術を用いて形成することができる。最後
に、上述の回路に関してnpnトランジスタを示し
たが、この発明の原理から逸脱することなく、
pnpトランジスタを使用することもできることを
理解すべきである。
成するものではないので、回路の製法については
多くの説明は行なわない。半導体製造技術に熟達
した者の能力の範囲内の周知の集積回路技術およ
び方法を用いることができると言うだけで十分で
ある。したがつて、シリコン等、いかなる半導体
も使用可能で、使用する各種の素子は、周知のフ
オトリソグラフイおよびエツチング技術、拡散ま
たはイオン打込み技術、ならびに相互接続および
酸化技術を用いて形成することができる。最後
に、上述の回路に関してnpnトランジスタを示し
たが、この発明の原理から逸脱することなく、
pnpトランジスタを使用することもできることを
理解すべきである。
Ｆ 発明の効果
上に述べたように、この発明によるSRAMセ
ルは、α粒子の放射によるソフト・エラーの発生
を著しく減少させる利点を有する。
ルは、α粒子の放射によるソフト・エラーの発生
を著しく減少させる利点を有する。
第１図は、この発明による、共通エミツタ・ノ
ードが定電流源により低位のワード・ラインに接
続されたエミツタ結合論理（ECL）セルの略図、
第２図は、α粒子により、第１図の回路に電流過
渡が生じた場合の記憶ノード電位と共通エミツ
タ・ノード電位との変化を示す、電位（Ｖ）・時
間（ns）曲線である。この例では、コレクタ電位
（VC）の変化は、エミツタ・ノード電位の変化に
より追跡され、ON状態のトランジスタのベー
ス・エミツタ電圧（VBE）は、α粒子の衝突前
と、実質的に同じ値に保たれる。第３図は、この
発明による共通エミツタ・ノードと低位のワー
ド・ラインとの間に接続された定電流源が、電流
ミラー回路と、各ECLセルに接続された電流ミ
ラー・トランジスタによつて作成されることを特
徴とするECLセルの略図である。第４図は、共
通エミツタ・ノードが抵抗によつて低位のワー
ド・ラインに接続された、従来技術のエミツタ結
合論理（ECL）セルの略図、第５図は、α粒子
により、第４図の回路に電流過渡が生じた場合
の、記憶ノード電位と共通エミツタ・ノード電位
との変化を示す、電位（Ｖ）・時間（ns）曲線で
ある。 ７，８……多重エミツタ・トランジスタ、BL
……ビツト・ライン、WT……第１のワード・ラ
イン、WB……第２のワード・ライン、２２……
定電流源。
ードが定電流源により低位のワード・ラインに接
続されたエミツタ結合論理（ECL）セルの略図、
第２図は、α粒子により、第１図の回路に電流過
渡が生じた場合の記憶ノード電位と共通エミツ
タ・ノード電位との変化を示す、電位（Ｖ）・時
間（ns）曲線である。この例では、コレクタ電位
（VC）の変化は、エミツタ・ノード電位の変化に
より追跡され、ON状態のトランジスタのベー
ス・エミツタ電圧（VBE）は、α粒子の衝突前
と、実質的に同じ値に保たれる。第３図は、この
発明による共通エミツタ・ノードと低位のワー
ド・ラインとの間に接続された定電流源が、電流
ミラー回路と、各ECLセルに接続された電流ミ
ラー・トランジスタによつて作成されることを特
徴とするECLセルの略図である。第４図は、共
通エミツタ・ノードが抵抗によつて低位のワー
ド・ラインに接続された、従来技術のエミツタ結
合論理（ECL）セルの略図、第５図は、α粒子
により、第４図の回路に電流過渡が生じた場合
の、記憶ノード電位と共通エミツタ・ノード電位
との変化を示す、電位（Ｖ）・時間（ns）曲線で
ある。 ７，８……多重エミツタ・トランジスタ、BL
……ビツト・ライン、WT……第１のワード・ラ
イン、WB……第２のワード・ライン、２２……
定電流源。
Claims (1)
- 【特許請求の範囲】 １ (a) 一対の多重エミツタ・トランジスタをも
つ複数のエミツタ結合論理セルを行列状に端列
してなり、 (b) 上記多重エミツタ・トランジスタの各々は、
少なくとも２つのエミツタと、コレクタと、ベ
ースをもち、 (c) 記多重エミツタ・トランジスタの対のうちの
一方のトランジスタのコレクタ及びベースは上
記一対の多重エミツタ・トランジスタのうちの
他方のトランジスタのコレクタ及びベースに交
差接続され、 (d) 上記多重エミツタ・トランジスタの対のコレ
クタは負荷手段を介して第１のワード・ライン
に接続され、 (e) 上記多重エミツタ・トランジスタの対の１つ
のエミツタは関連するビツト・ラインに接続さ
れ、 (f) 上記多重エミツタ・トランジスタの対の別の
エミツタは共通接続され、 (g) 流源が第２のワード・ラインに接続され、 (h) 記共通に接続された別のエミツタと上記第２
のワード・ラインの間には、アルフア線輻射に
よつて引き起こされる意図しないスイツチング
を低減するように、定電流源が接続されている
ことを特徴とする、 半導体メモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US003525 | 1987-01-15 | ||
| US07/003,525 US4864539A (en) | 1987-01-15 | 1987-01-15 | Radiation hardened bipolar static RAM cell |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63184997A JPS63184997A (ja) | 1988-07-30 |
| JPH0524593B2 true JPH0524593B2 (ja) | 1993-04-08 |
Family
ID=21706276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62261920A Granted JPS63184997A (ja) | 1987-01-15 | 1987-10-19 | 半導体メモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4864539A (ja) |
| EP (1) | EP0284665B1 (ja) |
| JP (1) | JPS63184997A (ja) |
| DE (1) | DE3773663D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022138794A1 (ja) | 2020-12-23 | 2022-06-30 | パナソニックＩｐマネジメント株式会社 | モータ制御装置、モータ制御方法、および、プログラム |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4995053A (en) * | 1987-02-11 | 1991-02-19 | Hillier Technologies Limited Partnership | Remote control system, components and methods |
| US5043939A (en) * | 1989-06-15 | 1991-08-27 | Bipolar Integrated Technology, Inc. | Soft error immune memory |
| US5020027A (en) * | 1990-04-06 | 1991-05-28 | International Business Machines Corporation | Memory cell with active write load |
| JP3266177B2 (ja) * | 1996-09-04 | 2002-03-18 | 住友電気工業株式会社 | 電流ミラー回路とそれを用いた基準電圧発生回路及び発光素子駆動回路 |
| US7078306B1 (en) | 2003-03-24 | 2006-07-18 | Integrated Device Technology, Inc. | Method for forming a thin film resistor structure |
| US7336102B2 (en) * | 2004-07-27 | 2008-02-26 | International Business Machines Corporation | Error correcting logic system |
| US7642813B2 (en) * | 2004-07-27 | 2010-01-05 | International Business Machines Corporation | Error correcting logic system |
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- 1987-12-18 EP EP87118814A patent/EP0284665B1/en not_active Expired - Lifetime
- 1987-12-18 DE DE8787118814T patent/DE3773663D1/de not_active Expired - Lifetime
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|---|---|
| DE3773663D1 (de) | 1991-11-14 |
| EP0284665B1 (en) | 1991-10-09 |
| US4864539A (en) | 1989-09-05 |
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