JPH077089A - 記憶セル - Google Patents

記憶セル

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JPH077089A
JPH077089A JP6049989A JP4998994A JPH077089A JP H077089 A JPH077089 A JP H077089A JP 6049989 A JP6049989 A JP 6049989A JP 4998994 A JP4998994 A JP 4998994A JP H077089 A JPH077089 A JP H077089A
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    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
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  • Static Random-Access Memory (AREA)

Abstract

(57)【要約】 【目的】ソフトエラーに対して免疫性を有するＣＭＯＳ
スタチック・ラム・セルを提供する。 【構成】 記憶セルのソフトエラーに対する免疫性が、
蓄電ノードを少くとも２つの部分に分割し、これらの部
分を憶セルのトランジスタが形成される基板の導電型と
反対の導電型の井戸のような隔離構造の反対側に配置す
ることによって大幅に増加する。従って、電荷がエネル
ギ・アルファ粒子のような電離性放射による衝突によっ
て産まれるとき、隔離構造は、電荷の集積を蓄電ノード
の１つの部分に限定し、臨界量の電荷が集積できず、統
計的に無視できる場合の数のレベルへ電荷集積効率を減
らす。この機構を有する記憶セルのレイアウトは、ワー
ド線アクセス・トランジスタ及びビット線を含む追加ポ
ートの形成のために、簡略化したトポロジを提供できる
利点がある。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般にスタティック記
憶装置のセルの構造に関連し、特に、周囲に存在するエ
ネルギ粒子の衝突のために蓄積電荷が放電することによ
って一般的に起こるいわゆるソフトエラーに対して事実
上免疫となるスタティック・メモリ・デバイスのセルに
対する構造に関連する。
【０００２】
【従来の技術】従来の技術のメモリ構造におけるデータ
及び命令の記憶は、実質的に如何なるデータ処理装置の
アプリケーションにも必要である。この理由のために、
高性能メモリ構造の開発は、データ処理回路及び特に集
積マイクロプロセサの発達をもたらした。従って、マイ
クロプロセサの集積密度及び処理能力が増大したので、
同じ特性が、メモリの速度の向上と同様１チップ中のビ
ット数を増大させるために、メモリ構造においても追求
されてきた。メモリ構造は、多くの場合２グループに分
類されると考えられている。ダイナミック・メモリとス
タティックメモリである。ダイナミック・メモリは、セ
ル・サイズの縮小に対して大きな潜在性を持っており、
それ故、１チップ当たりの最大の記憶量を提供できる可
能性を有する。
【０００３】同様に、消費電力は、比較的に低い。一
方、記憶メカニズムは、殆ど全く容量的であり、ある程
度のリークが、如何なる記憶構造においても不可避であ
るので、記憶データを表わす蓄積電荷を、定期的にリフ
レッシュしなければならない。記憶データを周期的にリ
フレッシュするというこの必要条件のために、ダイナミ
ック・メモリを読むことができない時間が生ずる。従っ
て、平均サイクル・タイムを増大させ、実質的にメモリ
の応答速度を減少させる。更に、ダイナミック・メモリ
を読むためのメカニズムが、本質的に蓄積電荷の使用を
必要とし、メモリに対して適当な論理電圧出力を確立す
るセンス増幅器において電荷アンバランスを起こす。
【０００４】しかし、この動作は、蓄積電荷がセルに書
き直されることを必要とし、更に最小読取りアクセス時
間を増やしている。もっとも高いメモリ読取りアクセス
速度は、スタティック・ランダム・アクセス・メモリ
（ＳＲＡＭ）によって成し遂げられる。このようなスタ
ティック・メモリにおいて、データは能動回路で構成さ
れる双安定ラッチに記憶される。従って、読み取り後に
電荷を復元するためのリフレッシュ叉はその他の動作に
関して、時間は必要ない。ＳＲＡＭが蓄積電荷に依存し
ていると一般に考えられていないけれども、（正常動作
において、読み取り叉はリークによって消失する電荷
は、絶えず能動双安定回路の動作によって連続的に置き
換えられるので）、電界効果トランジスタによって、実
施されたとき、種々のノード上に存在する電圧は、電界
効果トランジスタ部分の中叉は周辺の空乏領域において
電荷の蓄積を起こす。
【０００５】α粒子のような周囲からのエネルギ粒子
が、このような空乏領域によって囲まれた電極をたたく
と、電子とホールが、半導体材料の基体内で生成され、
空乏領域の境界に沿って集まる。エネルギ粒子が電極を
たたくと（例えば電荷を空乏領域に保持するＮ形トラン
ジスタ）、電極上の空乏領域のサイズ及び電極の電圧
は、電荷の動揺によって減らされる。同様に、エネルギ
粒子が低電圧でＰ形トランジスタの電極をたたくと、電
荷の動揺によって電圧が増大する。従って、電荷の動揺
が十分に大きいと、記憶ロジック状態は逆にされる。
【０００６】この誤動作がハードウェアの欠陥のためで
はなく、セルはその後正常に働くので、これは一般に
「ソフトエラー」と呼ばれる（書き直されるまで、誤っ
たデータを含んでいるかもしれないけれども）。ソフト
エラーは、低い電圧での待機動作で増大する。それ故、
ＳＲＡＭ記憶セルのパフォーマンス・パラメータは、十
分に大きな電圧外乱を起こすことによって、ラッチの論
理状態の反転を起こす電荷量である臨界電荷Ｑｃであ
る。あいにく、高い集積密度や低動作電圧を有するＳＲ
ＡＭセルの小型化及び低動作電圧（３．３Ｖ部品への移
行）はまた、セルの安定動作に対するＱｃの値を減ず
る。
【０００７】それ故に、ＳＲＡＭはソフトエラーにます
ます弱くなった。それ故に、近年多くの試みがこのソフ
トエラーに対する弱点を減らすためになされてきた。し
かし多くの場合、これらソフトエラーの発生率を減らす
努力は、しばしばチップ上の追加の空間を占め、実際的
集積化の潜在的度合を減らす追加の電子エレメント（追
加のトランジスタやリフレッシュ構成叉は冗長な記憶）
を必要とする。更に、このような追加のエレメントは、
半導体デバイスに形成する追加の層叉は更に多くの処理
ステップを必要とし、コストと複雑さを増加し、一般に
製造歩留りを減らす。
【０００８】それ故、特に満足にソフトエラーを減らす
という問題に対する解決策は見つかっていない。最近重
要になったＳＲＡＭＳのもう１つの機構は、各セルに対
する複数ポートの提供である。すなわち、２つ以上の独
立に動作するビット線をもつ各セルの結合である。アク
セスされるワード線上の多くの対応するセルを、同時に
或いは少くとも同じメモリサイクル内で読むことができ
るので、このような機構は、アクセスの速度を効果的に
増加することができる（アクセスされるアドレスがワー
ド線及びビット線アドレスの組合せであるので）。しか
し、既知の記憶セル構造において、デバイスに追加の絶
縁体、半導体及び導体層を必要とするので、ビット線を
形成している導体と協働するビット線アクセス・トラン
ジスタのトポロジ及び双安定回路への結合が複雑にな
る。
【０００９】それ故、１つのセルに２つ以上のポートを
持つメモリは、大部分非現実的であり、各セルに対する
２番目のポートでさえも、不釣合にコストを増加し、製
造歩留りを減少させる。
【００１０】
【発明が解決しようとする課題】従って、ソフトエラー
に対して著しく改善された免疫性を有し、極めて低いソ
フトエラー率を示す記憶セル構造を提供することが、本
発明の目的である。製造ステップを僅かしか或いは全く
増加させないで、高い歩留りで作ることができる簡略化
したトポロジを有する２ポート記憶セル構造を提供する
ことが、本発明のもう１つの目的である。更に本発明の
目的は、これらの特性を持たない従来のＳＲＡＭセルに
比べて大きなチップの空間を必要としないで、ソフトエ
ラーに対して非常に高い免疫を有し、少くとも２ポート
で容易に形成することができる高性能ＳＲＡＭセルを提
供することである。
【００１１】
【課題を解決するための手段】本発明の上述の目的を成
し遂げるために、１つの記憶セルが、それぞれが蓄電ノ
ードを有する第１の導電型の半導体基板、基板に形成さ
れた第２の導電型の井戸及び２つの交差結合インバータ
と共に提供されている。蓄電ノードは、各交差結合され
たインバータの少くとも２つのトランジスタの各部分か
ら構成され、第２の導電型の井戸の部分は、少くとも２
つのトランジスタの各部分の間に位置している。本発明
の別の局面によれば、記憶セルは、少くとも２つの空間
的に隔てられた空乏領域によって形成された蓄電ノード
と共に提供され、隔離構造は、少くとも２つの空間的に
隔てられた第１の空乏領域と、少くとも２つの空間的に
隔てられた第２の空乏領域の近傍において電離性放射(i
onizing radiation)によって産まれた電荷の集積を減ら
すために、少なくとも２つの空間的に隔てられた空乏領
域の間に配置されている。
【００１２】本発明の更に別の局面によれば、記憶セル
は、第１の導電型の基板の表面に形成された交差結合の
トランジスタ・インバータと共に提供され、少くとも１
つの上記交差結合インバータの少くとも２つのトランジ
スタが、上記基板の表面で形成され、上記記憶セルの蓄
電ノードに接続し、隔離構造は、基板の表面の部分に配
置され、少くとも２つのトランジスタの間に延びてい
る。
【００１３】
【実施例】図面、特に図１を参照すると、ＣＭＯＳ技術
において実施された記憶セル１０が示されている。この
記憶セル構成は、本発明が改良を提供するタイプの典型
的セルを表わすけれども、「関連した技術」と見出しを
つけられた図１、図２及び図６が特に本発明に関する従
来技術であると認められていないことを理解されたい。
ＣＭＯＳ技術によれば、セル１０においてエレメントの
数を最少にするために、Ｐ形及びＮ形トランジスタが、
一対の交差結合された増幅器叉はインバータにおいて提
供されている。単一チップ上のＭＯＳトランジスタの異
なるタイプ（Ｎ形、Ｐ形）の形成が、異なった導電型の
基板を必要とするので、Ｐ形ＭＯＳトランジスタは、い
わゆるＮ形井戸２０に位置している。
【００１４】それ故、異なった導電型の基板は、基板と
反対の不純物タイプを有する井戸を基板内に形成するこ
とによって効果的に提供される。本発明に関して、最も
一般的なＰ形基板におけるＮ形井戸について説明するけ
れども、導電型は、本発明の基本原則を変えることなく
逆にできる。従来技術においてよく知られているよう
に、論理レベル電圧が、Ｐ形及びＮ形トランジスタのゲ
ート電極に共通に適用され、１つのトランジスタをオン
にしようとし、他のトランジスタをオフにしようとす
る。従って、記憶セルは、交差結合のプッシュプル増幅
器として動作し、交差結合は、それぞれ出力ノード１
２、１４及び入力ノード１６、１８の間に提供される。
【００１５】更に、記憶セルを構成する双安定ラッチに
対するワード線アクセス・トランジスタ及びビット線に
よって、セルが選択的にアドレスされる。メモリ回路及
びその中のセルは、また、書込み動作叉は読取り動作の
実行中以外の時間における低電圧及び低消費電力での待
機動作モードを提供するために、更に周辺構造を含んで
もよい。このような周辺構造は、従来技術で既知であ
り、本発明をより明確にするため示されてなく、本発明
の原理の理解にとって或いは、発明の実施を容易にする
ために重要でない。しかし、低電圧動作がまた、記憶セ
ルの臨界ノードでの電荷の量を減らし、ソフトエラーに
対する記憶セルの感度を増加するということを念頭に置
く必要がある。
【００１６】動作中は、ノード１２及び１４の中の１つ
だけが、常時いわゆる臨界ノードである。臨界ノード
は、ラッチのＮ形トランジスタ部分及びワード線アクセ
ス・トランジスタＮＡ及びＮＢを形成するトランジスタ
Ｎ１及びＮ２のソース及びドレイン領域を含む高論理電
圧をもつノードである拡散／基板境界を通過する電離性
放射によって生成された自由電子及びホール（エネルギ
・アルファ粒子等）は、ノードに集まる。電荷の集積
は、ノード電圧を減らし、臨界電荷（Ｑｃ）を越えると
ソフトエラーを起こす。図１のような記憶セルの脆弱さ
は、典型的及びある程度理想化された、図２に示された
記憶セルのレイアウトから容易に理解できる。Ｎ形及び
Ｐ形トランジスタの位置を逆にした変形が、図５に図示
された本発明のレイアウトとの比較を容易にするために
図６に示されている。
【００１７】同じ参照文字及び数字が、図１、図２及び
図６の全てに対して、可能な限り使われている。図２及
び図６において、Ｐ形ラッチ・トランジスタＰ１及びＰ
２は、例えば、Ｐ形基板に形成されたＮ形井戸２０に形
成されている。Ｎ形ラッチ・トランジスタＮ１及びＮ２
は、それに隣接して形成されている。Ｎ形ワード線アク
セス・トランジスタＮＡ及びＮＢは、ゲートが比較的直
線構成を有するワード線ＷＬによって形成できるよう
に、トランジスタＮ１及びＮ２に隣接して形成されるの
が望ましい。図２及び図６から、パフォーマンス及びセ
ルの安定性の理由で、Ｎ形ラッチ・トランジスタの領域
が、Ｐ形ラッチ・トランジスターの領域のおよそ２倍で
あることに留意する必要がある（例えば、セルがビット
線によって与えられたかなりの容量に読み込まれると
き、セルの状態変化を防止するため）。
【００１８】従って、Ｎ形ラッチ・トランジスタ及びワ
ード線アクセス・トランジスタは、エネルギ粒子の比較
的大きな「標的」を形成する。図３及び図４を参照し
て、本発明による記憶セル１００の回路及び動作を説明
する。本質的に、本発明は、臨界ノード（図２の１２叉
は１４）を２つの部分（１２’、１２”或いは１４’、
１４”）に分割し、２つの部分をＰ形ラッチ・トランジ
スタが形成されるＮ形井戸の反対側に置くことによっ
て、免疫性を実現する。これは、ラッチの交差結合され
た増幅器のそれぞれに対して、別々の並列接続されたＮ
形ラッチ・トランジスタＮ１’、Ｎ１”及びＮ２’、Ｎ
２”（これらは、図２の記憶セルのトランジスタＮ１及
びＮ２と比較して小さなサイズで良い）を形成すること
によって行われる。
【００１９】これらのトランジスタは隔てられているの
で、望ましくはＶｃｃに接続してトランジスタＰ１及び
Ｐ２の各々の伝導端子に電源電圧を提供するＮ形井戸の
反対側に位置することができる。従って、Ｎ形井戸は、
Ｎ形井戸の片側に衝突するエネルギ粒子によって生成さ
れた電子叉はホールを、Ｎ形井戸の反対側の空乏領域に
影響を及ぼすことから防いでいる。もっと具体的にいえ
ば、図４に示すように、トランジスターＮ１”及びＮ
２”の部分が、基板４０に形成されるように描かれ、図
３の系統図の残りの部分は、系統図の形で示されてい
る。ノード１２’、１２”を臨界ノードであると仮定す
ると、空乏領域４２は、ノード１２”に対応する不純物
を添加された領域４８を囲む基板に存在する。
【００２０】類似した空乏領域４４は、ノード１２'
（及びトランジスタＮ１’）に対応する不純物を添加さ
れた領域４６を囲んでいる。空乏領域は、また、ノード
１４’及び１４”（それぞれトランジスタＮ２’及びＮ
２”）に対応する不純物を添加された領域５６及び５８
のまわりに存在する。しかし、これらは臨界ノードでは
なく、集められた電荷は、セルの蓄電状態を補強する。
今仮に、エネルギ粒子が空乏領域４２（これは本質的に
寄生的コンデンサ）の近傍に電子及びホールの生成を起
こしたと仮定すると、蓄積電荷の放電が起こり、その結
果空乏領域４２が４２’で描いた縮小されたサイズとな
る。
【００２１】電極４６がノード１２’及び１２”を接続
する低抵抗経路によって電極４８に接続されているの
で、電圧は下がるけれども、空乏領域４４に蓄積された
電荷は、Ｖｃｃに保持されたＮ井戸２０が挿入されお
り、電子が空乏領域４４に到達することを妨げるため
に、生成された電子及びホールによって影響を受けな
い。しかし、集められる電荷の量は、ノード１２’及び
１２”の各々における小規模の拡散のために減少する。
空乏領域４２が、図２及び図６のセル設計の単一空乏領
域のおよそ半分の領域を有するので、電荷の集積は、か
なり少ない。ソフトエラーの発生率は、集積電荷量がセ
ル状態を反転するのに必要な臨界電荷を越える確率に比
例する。
【００２２】従って、たとえ電荷集積効率の小さな減少
でも、電荷の集積レベルが、臨界電荷以下に減らされる
ので、ソフトエラーの発生率を大きく減少させることが
できる。本発明の場合、電荷集積効率は、統計的に無視
できる確率であるエネルギ粒子が空乏領域４２及び４４
の両方をたたくように配列された場合以外の全ての条件
に対して、事実上減らされる。本発明による記憶セルを
ある程度理想化した典型的レイアウトを示す図５から、
本発明のその他の長所が容易に理解されるであろう。第
１に、トランジスタの領域Ｎ１’、Ｎ１”、Ｎ２’、及
びＮ２”は、図２のトランジスタＮ１及びＮ２と比較す
ると、それぞれ半分に減らされる。従って、各トランジ
スタは、図２の記憶セルにおいて、エネルギ粒子によっ
て影響を受ける見込みの僅か半分である。
【００２３】更に、図２叉は図６と比べて、ランジスタ
によって占められる追加の空間はなく、記憶セルのサイ
ズに関する唯一必要な増加は、基板上の構造の間に分離
が必要であることである。簡単に図３を振り返って、第
２のワード線アクセス・トランジスタＮＡ２及びＮＢ２
が、ワード線アクセス・トランジスタＮＡ１及びＮＢ１
に加えて提供されており、選択的に各交差結合増幅器の
出力ノードをビット線ＢＬ１ａ及びＢＬ１ｂに対してと
同じ選択的結合方法で、ビット線ＢＬ２ａ及びＢＬ２ｂ
に接続している。この選択的に並列の接続は、記憶セル
１００に対する第２のポートを提供する。
【００２４】図５に示すように、本発明による記憶セル
のレイアウトは、臨界ノードの分割によって、ワード線
ＷＬ２によって制御されたトランジスタＮＡ２及びＮＢ
２を含む第２のポートの追加に関して、便利な場所を提
供する。この第２のポートは、対称的に配置（トランジ
スタと筋交いに、一般に井戸の反対側の位置で、交差結
合増幅器の１つのトランジスタに隣接して）され、同じ
層に、第１ポートと同時に形成することができる。従っ
て、もしあっても非常に僅かなアレイ・セル領域の増加
が必要なだけで、必要な処理ステップの数を限定でき
る。実際問題として、記憶セルのサイズ（処理ステップ
数ではない）が増加し、これは、図２及び図６の記憶セ
ルと比較して約２５％（例えば２８平方ミクロンから３
５．３平方ミクロン）だけである。
【００２５】このサイズに関するペナルティでさえも、
Ｎ形井戸側での隔離溝のような追加の隔離構造の形成に
よって、減らすことができ、ＮＭＯＳ及びＰＭＯＳトラ
ンジスタの間の間隔の縮小を可能にする。別の方法で、
ＰＭＯＳトランジスタをどこかほかの場所の置くことが
できると仮定すると、臨界ノード部分の間の隔離は、Ｎ
形井戸ではなく隔離溝によって提供することができる。
前述のことを考慮すると、チップ空間及び製造の複雑さ
におけるコストを実質的に払わないで、本発明がソフト
エラーに対する大いに改善された免疫性を有する記憶セ
ル構造を提供することが分かる。記憶セルの臨界ノード
を形成するトランジスタの反対の導電型の井戸による分
割及び分離は、電離性放射を、電荷の臨界量Ｑｃが集ま
る確率が無視できるレベルに減少するようにさせると
き、拡散領域における電荷集積効率の実質的縮小を達成
する。
【００２６】本発明による記憶セルのレイアウトは、製
造ステップの複雑さを増したり又は層を追加したりしな
いで、単一ポートの記憶セルに比べて、わずかなチップ
空間の増加を必要とするだけで、第２のポートを提供で
きる利点がある。本発明に関して、１つの望ましい具体
化の観点から説明したけれども、当業者は、本発明が発
明の精神と特許請求の範囲内で修正して実践できること
が分かるであろう。
【００２７】
【発明の効果】本発明によって、ソフトエラーに対して
著しく改善された免疫性有し、極めて低いソフトエラー
率を示す記憶セル構造を提供することができ、また製造
ステップを僅かしか或いは全く増加させないで、高い歩
留りで作ることができる簡略化したトポロジを有する２
ポート記憶セル構造を提供することができる。更に本発
明は、これらの特性を持たない従来のＳＲＡＭセルに比
べて大きなチップの空間を必要とないで、ソフトエラー
に対して非常に高い免除を有し、少くとも２ポートで容
易に形成することができる高性能ＳＲＡＭセルを提供す
ることができる。
【図面の簡単な説明】
【図１】本発明が改良を加える記憶セルの概略図であ
る。
【図２】図１の記憶セルの典型的レイアウトの図であ
る。
【図３】本発明による記憶セルの概略図である。
【図４】本発明による記憶セルの部分の概要と構造を示
す複合図であり、ソフトエラー及び本発明によって提供
される免疫性を理解するのに役に立つ。
【図５】図３に示された本発明の記憶セルの典型的レイ
アウトの図である。
【図６】図１の記憶セルのレイアウトの変形であり、図
５に示された本発明のレイアウトとの比較に特に役立
つ。
【符号の説明】
２０ Ｎ形井戸 ４０ 基板 ４２、４４ 空乏領域 １００ 本発明の記憶セル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウィリアム アラン クラーセン アメリカ合衆国 05489 バーモント州 アンダーヒル ビーバーヒル アールアー ル１ ボックス6860

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 第１の導電型の半導体基板と、 上記基板に形成された第２の導電型の井戸と、 各交差結合インバータの少なくとも２つのトランジスタ
    のそれぞれの部分から構成される蓄電ノードを有する２
    つの交差結合インバータと、 から構成され、上記第２の導電型の上記井戸の部分が、
    上記少くとも２つのトランジスタの上記それぞれの部分
    の間に位置している記憶セル。
  2. 【請求項２】 上記トランジスタが、電界効果トランジ
    スタである請求項１に記載の記憶セル。
  3. 【請求項３】 上記トランジスタが、相補形電界効果ト
    ランジスタである請求項１に記載の記憶セル。
  4. 【請求項４】 少くとも１つの上記交差結合インバータ
    が、上記第２の導電型の上記井戸に位置するトランジス
    タを含む請求項３に記載の記憶セル。
  5. 【請求項５】 ビット線及び上記蓄電ノードと該ビット
    線の間に接続されたワード線アクセス・トランジスタを
    含む請求項１に記載の記憶セル。
  6. 【請求項６】 更に、少くとも２つのビット線及び少く
    とも２つのワード線アクセス・トランジスタを含み、上
    記各ワード線アクセス・トランジスタが、上記蓄電ノー
    ドと上記少くとも２つのビット線の１つの間に接続され
    ている請求項１に記載の記憶セル。
  7. 【請求項７】 更に、ビット線及び上記蓄電ノードと上
    記ビット線の間に接続されたワード線アクセス・トラン
    ジスタを含む請求項４に記載の記憶セル。
  8. 【請求項８】 更に、少くとも２つのビット線及び少く
    とも２つのワード線アクセス・トランジスタを含み、上
    記ワード線アクセス・トランジスタが、上記蓄電ノード
    と上記少くとも２つのビット線の１つの間に接続されて
    いている請求項４に記載の記憶セル。
  9. 【請求項９】 少くとも２つの空間的に隔てられた空乏
    領域によって形成された蓄電ノードと、 少なくとも２つの上記空間的に隔てられた空乏領域の間
    に位置し、上記少くとも２つの空間的に隔てられた空乏
    領域の第１の近傍で電離性放射によって産まれた電荷の
    集積を、上記少なくとも２つの空間的に隔てられた空乏
    領域の第２で減らすための手段と、 を備えた記憶セル。
  10. 【請求項１０】 上記少くとも２つの空間的に隔てられ
    た空乏領域が、第１の導電型の基板に形成される請求項
    ９に記載の記憶セル。
  11. 【請求項１１】 上記電荷の集積を減らすための手段
    が、第２の導電型の井戸である請求項１０に記載の記憶
    セル。
  12. 【請求項１２】 上記半導体基板が、Ｐ形半導体基板で
    ある請求項１に記載の記憶セル。
  13. 【請求項１３】 上記２つの交差結合増幅器が、相補形
    金属酸化物半導体を含む請求項１に記載の記憶セル。
  14. 【請求項１４】 一対の交差結合されたトランジスタ・
    インバータを含み、第１の導電型の基板の表面で形成さ
    れ、少くとも１つの上記交差結合インバータの少くとも
    ２つのトランジスタが、上記基板の表面で形成されてい
    て、蓄電ノードに接続し、隔離構造が上記基板の上記表
    面の部分に配置され、上記少くとも２つのトランジスタ
    の間に延びている記憶セル。
  15. 【請求項１５】 上記隔離構造が、第２の導電型半導体
    材料の井戸を含む記請求項１４に記載の記憶セル。
  16. 【請求項１６】 更に、上記第２の導電型の上記井戸に
    形成された少くとも１つの上記交差結合インバータのト
    ランジスタを含む記請求項１５に記載の記憶セル。
  17. 【請求項１７】 更に、上記少くとも２つのトランジス
    タの１つに隣接し、上記第２の導電型の上記井戸の概ね
    反対側に置かれた第１のワード線アクセス・トランジス
    タを含む記請求項１４に記載の記憶セル。
  18. 【請求項１８】 更に、上記少くとも２つのトランジス
    タの他の１つに隣接し、上記第２の導電型の上記井戸の
    概ね反対側に置かれた第２のワード線アクセス・トラン
    ジスタを含む記請求項１７に記載の記憶セル。
  19. 【請求項１９】 更に、上記少くとも２つのトランジス
    タの１つに隣接し、上記第２の導電型の上記井戸の概ね
    反対側に置かれた第１のワード線アクセス・トランジス
    タを含む記請求項１５に記載の記憶セル。
  20. 【請求項２０】 更に、上記少くとも２つのトランジス
    タの他の１つに隣接し、上記第２の導電型の上記井戸の
    概ね反対側に置かれた第２のワード線アクセス・トラン
    ジスタを含む記請求項１９に記載の記憶セル。
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