JPH05247653A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPH05247653A
JPH05247653A JP4045091A JP4509192A JPH05247653A JP H05247653 A JPH05247653 A JP H05247653A JP 4045091 A JP4045091 A JP 4045091A JP 4509192 A JP4509192 A JP 4509192A JP H05247653 A JPH05247653 A JP H05247653A
Authority
JP
Japan
Prior art keywords
film
represented
polysilicon
metal alkoxide
fluorine atom
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP4045091A
Other languages
English (en)
Other versions
JP2917649B2 (ja
Inventor
Tetsuya Honma
哲哉 本間
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP4045091A priority Critical patent/JP2917649B2/ja
Publication of JPH05247653A publication Critical patent/JPH05247653A/ja
Application granted granted Critical
Publication of JP2917649B2 publication Critical patent/JP2917649B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Chemical Vapour Deposition (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Formation Of Insulating Films (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 【目的】DRAMなどの高誘電率容量絶縁膜を形成する
ときに、下層ポリシリコン電極の酸化による容量値の低
下を防ぎ、ソフトエラー耐性の向上を図る。 【構成】シリコン基板1表面にフィールド酸化膜(図示
せず)、ゲート酸化膜2、ポリシリコンゲート電極3を
順次形成したのち、拡散層4a,4b,4cを形成す
る。つぎに層間絶縁膜5を形成したのち、ポリシリコン
下部電極6を形成する。つぎに弗素原子を含有する金属
アルコキシドを水蒸気と反応させて、200℃以下で五
酸化二タンタル膜7を堆積したのちアニールする。つぎ
にポリシリコン上部電極8を形成したのち層間絶縁膜9
を形成して、燐ドープポリシリコン11を埋設したのち
アルミニウム−シリコン−銅配線12を形成する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に高誘電率容量膜の製造方法に関するものであ
る。
【0002】
【従来の技術】半導体集積回路の高集積化にともない、
素子パターンの微細化が進んでいる。特にDRAMにお
いて、高密度化のためFET部および容量(キャパシ
タ)部の縮小が必要になっている。さらに、容量部の占
有面積を縮小するため3次元のスタック型容量素子が実
用化されている。
【0003】容量部のパターンを微細化すると容量値が
低下して、ソフトエラーなどの信頼性上の問題が発生す
るので、高誘電率の容量絶縁膜の適用が検討されてい
る。
【0004】IEDM(IEEE Internati
onal Electron Devices Mee
ting),Technical Digest,19
89,pp.43〜46において、容量絶縁膜として五
酸化タンタル(Ta2 5 )を用いている。その製造方
法は、ポリシリコンからなる下部電極を形成したのち、
四弗化炭素(CF4 )ガスプラズマ中でクリーニングし
たのち、五塩化タンタル(TaCl5 )および亜酸化窒
素(N2 O)をソースガスとして、基板温度450℃で
プラズマCVD法により五酸化二タンタル(Ta
2 5 )膜を形成する。そのあと窒化チタン膜およびタ
ングステン膜からなる積層構造の上部電極を形成して、
スタック型の容量部を形成する。
【0005】
【発明が解決しようとする課題】従来の五酸化二タンタ
ル(Ta2 5 )膜の形成方法には、つぎのような問題
がある。
【0006】亜酸化窒素(N2 O)が酸化性で、成長
温度が450℃と高いので、下部電極であるポリシリコ
ンの表面が酸化される。
【0007】五酸化二タンタル膜と酸化シリコン膜と
の2層構造になって容量値が低下する。
【0008】そのため容量部のパターンを微細化する
と、容量絶縁膜を薄くしても十分な容量値が得られない
ので、ソフトエラー耐性が低下するという問題がある。
【0009】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、減圧法、加圧法、バブリング法のうち1つ以
上を用いて気化させた、弗素原子を含有する金属アルコ
キシドの気化ガスおよび弗素原子を含有しない金属アル
コキシドの気化ガスのうち少なくとも弗素原子を含む気
化ガスを、加圧下、減圧下、常圧下のうちいずれかの圧
力で、200℃以下の温度で水蒸気と反応させて半導体
基板上に高誘電率膜を形成し、必要に応じて熱処理を行
なうものである。
【0010】
【実施例】本発明の第1の実施例に用いる高誘電率容量
膜を形成するための装置について、図2を参照して説明
する。
【0011】弗素原子を含有する金属アルコキシド、弗
素原子を含有しない金属アルコキシド、純水が各バブラ
ー18a,18b,18cで気化され、各流量コントロ
ーラ17a,17b,17cで制御された窒素(N2
ガスによって反応室に導入される。これらのガスは反応
室で混合され、加熱用ヒーター15aを有するサセプタ
ー14上に設置された半導体基板16表面に高誘電率容
量膜が堆積する。
【0012】ここで弗素原子を有する金属アルコキシド
としてFTa(OC2 5 4 で表わされるフルオロテ
トラエトキシタンタルを用い、弗素原子を含有しない金
属アルコキシドを用いないで五酸化二タンタル膜を形成
する。バブラー18aおよび18bを60℃に、流量コ
ントローラ17aおよび17bを1l(リットル)/分
に、反応室13のの圧力を700mTorrに、サセプ
ター14の温度を30℃に設定した。
【0013】つぎに本発明の第1の実施例としてスタッ
ク型容量部の製造方法について、図1(a)〜(e)を
参照して説明する。
【0014】はじめに図1(a)に示すように、シリコ
ン基板1表面にフィールド酸化膜(図示せず)、ゲート
酸化膜2、ポリシリコンゲート電極3を順次形成したの
ち、拡散層4a,4b,4cを形成する。つぎに層間絶
縁膜5を堆積して、拡散層4a,4b,4c上の層間絶
縁膜5をエッチングしたのち、拡散層4a,4b,4c
に接続するポリシリコンからなる下部電極6を形成す
る。
【0015】つぎに図1(b)に示すように、厚さ20
nmの五酸化二タンタル膜7を堆積したのち、800℃
の窒素雰囲気で10分間アニールする。ここで五酸化二
タンタル膜7の形成は図2の装置を用いて行なう。
【0016】つぎに図1(c)に示すように、ポリシリ
コンからなる上部電極8を形成する。
【0017】つぎに図1(d)に示すように、再び層間
絶縁膜9を堆積したのち拡散層4bに接続するコンタク
ト10を開口する。
【0018】つぎに図1(e)に示すように、コンタク
ト10にポリシリコン11を埋設したのち燐などを拡散
する。つぎにアルミニウム−シリコン−銅配線12を形
成してスタック型容量部が完成する。
【0019】本実施例の容量部の容量値は40fFであ
り、従来の方法で得られた容量値(30fF)よりも大
きな値が得られた。
【0020】透過電子顕微鏡を用いてスタック容量部の
断面を観察した結果、五酸化二タンタル膜のリーク電流
特性は、従来の方法で形成したものと同等であり、実用
上の問題はなかった。
【0021】つぎに本発明の第2の実施例について述べ
る。弗素原子を含有する金属アルコキシドとして、FT
a(OC2 5 4 で表わされるフルオロテトラエトキ
シタンタルを用い、弗素原子を含有しない金属アルコキ
シドとしてTa(OC2 55 で表わされるペンタエ
トキシタンタルを用いた。図1のバブラー18a,18
b,18cの温度を60℃に、流量コントローラ17
a,17b,17cの流量を各0.5l(リットル)/
分、1l/分、0.5l/分に、反応室13の圧力を7
60mTorrに、サセプター14の温度を50℃に設
定して、厚さ20nmの五酸化二タンタル膜を堆積し
た。
【0022】図1(b)の工程で五酸化二タンタル7を
堆積して、DRAMを形成した。スタック型容量部の容
量値は42fFと、従来の方法による30fFよりも大
きい値が得られた。リーク電流特性は第1の実施例と同
様に従来の方法で形成したものと同等であった。
【0023】以上、五酸化二タンタルを用いたが、その
代りに二酸化チタン、二酸化ジルコニウム、二酸化ハフ
ニウムのいずれかを用いることができる。
【0024】ここで、弗素原子を含有する金属アルコキ
シドは、nを1〜4の整数、Rをアルキル基として、F
n Ta(OR)5-n で表わされるフルオロアルコキシタ
ンタル、nを1〜3の整数、Fn Ti(OR)4-n で表
わされるフルオロアルコキシチタン、nを1〜3の整
数、Fn Zr(OR)4-n で表わされるフルオロアルコ
キシジルコニウム、nを1〜3の整数、Fn Hf(O
R)4-n で表わされるフルオロアルコキシハフニウムの
うち少なくとも1つを用いる。
【0025】また、弗素原子を含有しない金属アルコキ
シドは、Rをアルキル基として、Ta(OR)5 で表わ
されるペンタアルコキシタンタル、Ti(OR)4 で表
わされるテトラアルコキシチタン、Zr(OR)4 で表
わされるテトラアルコキシジルコニウム、Hf(OR)
4 で表わされるテトラアルコキシハフニウムのうち少な
くとも1つを用いる。
【0026】さらに金属アルコキシドの気化法として
は、減圧法、加熱法、バブリング法、あるいは、これら
を組み合わせた方法を用いることができる。また高誘電
率容量絶縁膜の堆積温度は200℃以下とし、反応室
は、加圧、減圧、常圧のうちいずれかを選ぶことができ
る。
【0027】なお、本発明はDRAMの容量絶縁膜のほ
か、広く半導体装置用の高誘電率薄膜として用いること
ができる。
【0028】
【発明の効果】ポリシリコンの上にプラズマ反応などを
用いることなく、200℃以下で五酸化タンタル膜など
の高誘電率膜を堆積することができる。ポリシリコン表
面が酸化しないので容量素子の容量値の低下を避けるこ
とができる。
【0029】パターンが微細化された容量素子を薄い容
量絶縁膜を用いて形成しても、十分な容量を得ることが
できる。ソフトエラー耐性を劣化させることなく、高歩
留り、高信頼性の半導体集積回路を形成することができ
る。
【図面の簡単な説明】
【図1】本発明の一実施例を工程順に示す断面図であ
る。
【図2】本発明の一実施例で用いる高誘電率容量膜を形
成するための装置を示す模式図である。
【符号の説明】
1 シリコン基板 2 ゲート酸化膜 3 ゲート電極 4a,4b,4c 拡散層 5 層間絶縁膜 6 下部電極(ポリシリコン) 7 五酸化二タンタル 8 上部電極(ポリシリコン) 9 層間絶縁膜 10 コンタクト 11 ポリシリコン 12 アルミニウム−シリコン−銅−配線 13 反応室 14 サセプター 15a,15b,15c,15d 加熱用ヒーター 16 半導体基板 17a,17b,17c 流量コントローラ 18a バブラー(弗素原子を含有する金属アルコキ
シド) 18b バブラー(弗素原子を含有しない金属アルコ
キシド) 18c バブラー(純水)

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 減圧法、加圧法、バブリング法のうち1
    つ以上を用いて気化させた、弗素原子を含有する金属ア
    ルコキシドの気化ガスおよび弗素原子を含有しない金属
    アルコキシドの気化ガスのうち少なくとも弗素原子を含
    む気化ガスを、加圧下、減圧下、常圧下のうちいずれか
    の圧力で、200℃以下の温度で水蒸気と反応させて半
    導体基板上に高誘電率膜を形成し、必要に応じて熱処理
    を行なう半導体装置の製造方法。
  2. 【請求項2】 弗素原子を含有する金属アルコキシド
    は、nを1〜4の整数、Rをアルキル基として、Fn
    a(OR)5-n で表わされるフルオロアルコキシタンタ
    ル、nを1〜3の整数として、Fn Ti(OR)4-n
    表わされるフルオロアルコキシチタン、nを1〜3の整
    数として、Fn Zr(OR)4-n で表わされるフルオロ
    アルコキシジルコニウム、nを1〜3の整数として、F
    n Hf(OR)4-n で表わされるフルオロアルコキシハ
    フニウムのうち少なくとも1つである請求項1記載の半
    導体装置の製造方法。
  3. 【請求項3】 弗素原子を含有しない金属アルコキシド
    は、Rをアルキル基として、Ta(OR)5 で表わされ
    るペンタアルコキシタンタル、Ti(OR)4 で表わさ
    れるテトラアルコキシチタン、Zr(OR)4 で表わさ
    れるテトラアルコキシジルコニウム、Hf(OR)4
    表わされるテトラアルコキシハフニウムのうち少なくと
    も1つである請求項1記載の半導体装置の製造方法。
JP4045091A 1992-03-03 1992-03-03 半導体装置の製造方法 Expired - Fee Related JP2917649B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP4045091A JP2917649B2 (ja) 1992-03-03 1992-03-03 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4045091A JP2917649B2 (ja) 1992-03-03 1992-03-03 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPH05247653A true JPH05247653A (ja) 1993-09-24
JP2917649B2 JP2917649B2 (ja) 1999-07-12

Family

ID=12709647

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4045091A Expired - Fee Related JP2917649B2 (ja) 1992-03-03 1992-03-03 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP2917649B2 (ja)

Also Published As

Publication number Publication date
JP2917649B2 (ja) 1999-07-12

Similar Documents

Publication Publication Date Title
US5846859A (en) Method for manufacturing a semiconductor memory device having capacitive storage
US6177305B1 (en) Fabrication of metal-insulator-metal capacitive structures
KR100390849B1 (ko) 하프늄산화막을 구비하는 캐패시터의 제조 방법
US6797583B2 (en) Method of manufacturing capacitor in semiconductor devices
US20020177273A1 (en) Method for manufacturing capacitor of semiconductor device having dielectric layer of high dielectric constant
KR20020083772A (ko) 반도체소자의 캐패시터 및 그 제조방법
KR100406549B1 (ko) 지르코늄산화막을 구비하는 캐패시터의 제조 방법
US6326259B1 (en) Method of manufacturing a capacitor in a semiconductor device
US7371670B2 (en) Method for forming a (TaO)1-x(TiO)xN dielectric layer in a semiconductor device
JP2917649B2 (ja) 半導体装置の製造方法
KR100408725B1 (ko) 반도체소자의 캐패시터 형성방법
KR100717824B1 (ko) 캐패시터 및 그의 제조방법
JPH09199445A (ja) 半導体装置の製造方法
KR100827521B1 (ko) 반도체 소자의 캐패시터 및 그의 제조 방법
KR100551884B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100408726B1 (ko) 반도체소자의 캐패시터 형성방법
KR100422596B1 (ko) 캐패시터의 제조 방법
US6762090B2 (en) Method for fabricating a capacitor
KR100685636B1 (ko) 반도체 소자의 캐패시터 제조 방법
JP3196700B2 (ja) 半導体装置の製造方法
KR20030056888A (ko) 캐패시터 및 그 제조방법
KR100444303B1 (ko) 반도체소자의 캐패시터 형성방법
KR100440073B1 (ko) 반도체소자의 캐패시터 형성방법
KR100761406B1 (ko) 탄탈륨산화막을 유전막으로 갖는 캐패시터의 제조 방법
JPH04356945A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19990323

LAPS Cancellation because of no payment of annual fees