JPH05249939A - 色ピクセルを作り出すための使用のためにディジタル情報をアナログ情報へと変換するための色パレット回路 - Google Patents

色ピクセルを作り出すための使用のためにディジタル情報をアナログ情報へと変換するための色パレット回路

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JPH05249939A
JPH05249939A JP4093158A JP9315892A JPH05249939A JP H05249939 A JPH05249939 A JP H05249939A JP 4093158 A JP4093158 A JP 4093158A JP 9315892 A JP9315892 A JP 9315892A JP H05249939 A JPH05249939 A JP H05249939A
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サルバドール・アーキュリ
Roy J Levy
ロイ・ジェイ・レビ
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    • G09G1/28—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data using colour tubes
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    • G—PHYSICS
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Abstract

(57)【要約】 （修正有） 【目的】 必要とされるメモリの大きさにおける、比例
的な増加なしに色パレット回路によって表示可能である
色の数を増加させる。 【構成】 色パレット回路１６が開示され、それらは第
１および第２の色ルックアップテーブル１８，１９を利
用し、それらはビデオビットマップからの情報を使用
し、ルックアップテーブルにおいて記憶位置をアドレス
指定し、それからディジタル加算器またはディジタル乗
算器回路を使用して選択された記憶位置においてストア
された情報を組合せ、結果として生じる組合された信号
はそれからアナログ信号に変換され、それは色ピクセル
を発生するために使用され得る。組合せ手段の使用はル
ックアップテーブルにおける記憶位置の数の和よりも大
きな数の表示可能な色の発生を許容する。

Description

【発明の詳細な説明】
【０００１】
【発明の背景】
【０００２】
【発明の分野】この発明は色表示の発生に関連するディ
ジタル電子工学の分野に関し、かつより特定的には色表
示を発生するための駆動信号の発生に利用される色パレ
ット回路に関する。
【０００３】
【従来の技術】図１は高度に単純化され、かつブロック
図の形状での色パレット回路１への典型的な先行技術の
試みを示す。典型的な現在のＣＭＯＳ色パレット回路は
集積回路チップ上で実現されかつ参照記号２によって示
されるブロックは集積回路の境界を示し、すなわち、境
界２の範囲内の回路はチップ上に見つけられかつそれら
は入力および出力が外部的なものであるということを示
す。色パレット回路１は色ルックアップテーブル３を含
み、それは典型的にはその各々が２４ビット幅である２
５６の記憶位置を有するＲＡＭ装置であり、色ルックア
ップテーブル３における記憶位置の各々は外部源からの
ディジタル情報でロードされ、赤、緑および青色の成分
の組合せを規定し、２５６の独特の色を作り上げる。色
ルックアップテーブル３に含まれる２５６のアドレスは
ビデオビットマップから受信される情報によってアクセ
スされ、それは８つの個別の線を有するバス４を介して
であり、それはこの図においてバスを介する／によって
かつ／に隣接する数字８によって示される。８ビットの
アドレス入力で、記憶位置の各々の１つはもちろん独特
にアドレス指定され得る。図１において、出願全体を通
じてと同様に、平行なバスはそれを介する／を有する線
によって示されかつ平行なバスにおける個々の線の数は
／に隣接する数によって示される。色パレット回路１は
さらに赤ディジタルアナログ変換器５、緑ディジタルア
ナログ変換器６および青ディジタルアナログ変換器７を
含む。ディジタルアナログ変換器という言葉および頭文
字「ＤＡＣ」はここではディジタル電圧変換器またはデ
ィジタル電流変換器を表わすために使用される。色ルッ
クアップテーブル３におけるメモリ位置がアドレス指定
されるとき、記憶位置に含まれる情報が各々が８ビット
でバス８を介して赤ディジタルアナログ変換器５に与え
られ、８ビットの緑色情報はバス９を介して緑ディジタ
ルアナログ変換器６に与えられかつ同様に８ビットの青
色情報はバス１０を介して青のディジタルアナログ変換
器７に与えられる。ディジタルアナログ変換器の各々に
よって受信されるディジタル情報はアナログ信号に変換
され赤、緑および青色の成分を与え、それは色ピクセル
の発生に使用するために出力１１、１２および１３でそ
れぞれに与えられる。ある応用において、２５６以上の
独特な色を提供し得ることが所望でありかつそうするた
めの典型的な先行技術の試みは付加的な記憶位置を有す
るより大きなルックアップテーブルを提供することであ
る。たとえば、４０９６の表示可能な色を与えるため
に、１２ビットのアドレス情報を利用することが必要で
あり、４０９６の記憶位置をアドレス指定する。この著
しく増加する数の記憶位置を収容するために、実質的に
より大きな色ルックアップテーブルが必要とされること
がもちろん認められるが、それは相応じて集積回路チッ
プ上で実質的により広い面積を利用し、それはチップ上
に含まれることが必要とされる他の回路の点からは実行
不可能であり得る。
【０００４】典型的な商業的な先行技術の色パレット回
路は、アドバンスト・マイクロ・ディバイシズ・インコ
ーポレーテッド、９０１ トンプソン プレイス、（Th
ompson Place）Ｐ．Ｏ．ボックス（Box ）３４５３、サ
ニーベール、カリフォルニア、（Sunnyvale,Californi
a）９４０８８から利用可能であり、それはＡｍ８１Ｃ
４７１／４７８と称される。この色パレットは２５６Ｘ
１８（２４）色ルックアップテーブルおよび１５Ｘ１８
（２４）オーバーレイレジスタを使用しかつ２７１の色
を表示できる。この装置において、色ルックアップテー
ブルかまたはオーバーレイレジスタ（それは別のルック
アップテーブルと考えられ得る）のいずれかからの出力
はディジタルアナログ変換器に与えられ赤、緑および青
の駆動信号を発生する。回路はしかしながら、色ルック
アップテーブルからの情報をオーバーレイレジスタから
の情報と結びつけかつ結果として組合わされた情報を使
用してアナログ駆動信号を発生する能力を有さない。色
ルックアップテーブルに必要とされるメモリの大きさの
対応する実質的な増加を伴わずに著しく増加された数の
表示可能な色を与え得ることが所望である。
【０００５】
【発明の概要】この発明の目的は必要とされるメモリの
大きさにおける比例的な増加なしに色パレット回路によ
って表示可能である色の数を増加させることである。
【０００６】この発明にしたがって、前述の目的は以下
のように達成され得、それは第１および第２の色ルック
アップテーブルを利用し第１および第２の色ルックアッ
プテーブルへの別個のアドレス入力を与えることによっ
て、かつアナログ出力を与えるために複数個のディジタ
ルアナログ変換器回路に与えられた組合せ手段の結果と
して生じる出力に第１および第２のルックアップテーブ
ルの出力を組合せる組合せ手段を利用することによって
であり、その組合せは外部回路によって利用され得、色
ピクセルを発生する。
【０００７】上記の目的を達成するためのこの発明の別
の特徴にしたがって、記憶位置の数よりも多くの表示可
能な色を発生することのできる色パレット回路が、色ビ
ットマップを利用して色ルックアップテーブルにおける
位置をアドレス指定することによって与えられ、その出
力は組合せ手段に与えられかつさらに、第２の入力を飽
和ビットマップから組合せ手段に与え、組合せ手段の出
力はディジタルアナログ変換器回路によって変換され色
ピクセルを作り出すためのアナログ駆動信号を与える。
【０００８】この発明の別の実施例にしたがって、色パ
レット回路が与えられ、それは色ルックアップテーブル
の位置をアドレス指定するために色ビットマップからの
第１の入力を利用しかつ複数個の組合せ回路に入力を与
える輝度ビットマップからの第２の入力を利用すること
によってメモリ記憶位置の増加なしに表示可能な色の増
加された数を発生する。組合せ回路の各々は色ルックア
ップテーブルからの情報を受取るための第２の入力を含
みかつ輝度ビットマップおよび色ビットマップからの情
報の組合された結果は組合せ手段によって組合された後
ディジタルアナログ変換器回路によってアナログ回路へ
と変換される。
【０００９】この発明のさらに別の実施例にしたがっ
て、すぐ前の色パレット回路の変形として、輝度ルック
アップテーブルが輝度ビットマップからの情報を受取る
ために準備されかつ輝度ルックアップテーブルの出力は
組合せ手段に与えられ、こうして必要とされる記憶位置
の数の対応する大きな増加なしに著しく増加された数の
表示可能な色を達成する。
【００１０】この発明のさらに別の特徴にしたがって、
この発明の前述の実施例は組合せ回路とディジタルアナ
ログ変換回路との間のガンマ訂正ルックアップテーブル
をさらに利用して実現され得、これらの修正は表示装置
の明度（luminosity）の非線形性を補償すべく調整を与
え、それはたとえば表示装置へのアナログ電流入力また
は駆動電圧の機能としての陰極線管モニタであり得る。
【００１１】この発明の他の目的および利点は明細書お
よび図面の検討から明らかになるであろう。
【００１２】
【好ましい実施例の説明】この発明の第１の実施例は図
２に示される。図２において示されるように、色パレッ
ト回路１６は色情報を示されないビデオビットマップか
らバス１７を介して受取り、それは／に隣接する数字１
２によって示され、色パレット回路１６に１２ビットの
情報を与えるために１２の線を含む。色パレット回路１
６は参照記号１８によって示されまた色ルックアップテ
ーブル「Ａ」としてブロック図の形状で示される第１の
色ルックアップテーブルを含む。色ルックアップテーブ
ル１８は２５６の記憶位置を含み、その各々は２４ビッ
トの情報をストアする能力を有する。色パレット回路１
６はまた参照記号１９によって示されかつ色ルックアッ
プテーブル「Ｂ」としてブロック内で称されるされる第
２の色ルックアップテーブルを含む。色ルックアップテ
ーブル１９は１６の記憶位置を含み、その各々は２４ビ
ットの情報をストアする能力を有する。色ルックアップ
テーブル１８および１９は好ましくは先行技術において
利用された型のＲＡＭ個体メモリ素子であり得る。これ
らの色ルックアップテーブルにロードされた情報は外部
源（示されず）から与えられかつローディングは先行技
術において利用されたものと同じ態様で行なわれる。色
ルックアップテーブル１８をアドレス指定するために、
バス１７からの１２ビットのうちの８ビットが色ルック
アップテーブル１８のアドレス入力に与えられる。バス
１７における１２の線の残りの４つは色ルックアップテ
ーブル１９においてアドレスを選択するために色ルック
アップテーブル１９のアドレス入力に結合される。色ル
ックアップテーブル１８および色ルックアップテーブル
１９からの出力は組合せ回路手段によって組合され、そ
れらはたとえばディジタル加算回路またはディジタル乗
算回路であり得る。図２に示された実施例において、デ
ィジタル加算器２０は色ルックアップテーブル１８およ
び色ルックアップテーブル１９からの赤色成分出力を組
合せるために準備され、ディジタル加算器２１は表示さ
れるべき色の緑色成分を発生するために色ルックアップ
テーブル１８においてアドレス指定された記憶位置およ
び色ルックアップテーブル１９においてアドレス指定さ
れた記憶位置からの結果として生じる出力を加算するた
めに利用され、かつ同様にディジタル加算器回路２２は
色ルックアップテーブル１８および色ルックアップテー
ブル１９からの出力を組合せ表示されるべきピクセルの
色の青成分を示すディジタル信号を発生する。ディジタ
ル加算器２０によって受信されたディジタル情報の和は
バス２３を介してその出力からディジタルアナログ変換
器２４に与えられ、それはバス２３を介して受取られた
ディジタル情報をアナログ信号に変換し、それは端子２
５で利用可能である。同様に、ディジタル加算器２１か
らの出力はバス２７を介してディジタルアナログ変換器
２６に与えられかつバス２７を介して受信されたディジ
タル信号を示す大きさを有するアナログ信号は出力端子
２８で与えられる。類似の態様で、ディジタル加算器２
２へと準備される色ルックアップテーブル１８および色
ルックアップテーブル１９のアドレス指定された記憶位
置の部分の結果として生じるディジタル和はデジタル和
を発生し、それはバス２９を介してディジタル加算器２
２の出力でディジタルアナログ変換器３０に与えられ、
それは受信されたディジタル信号をディジタル情報を示
すアナログ値に変換しかつ端子３１でこのアナログ信号
を与える。加算器回路（２０、２１および２２）の各々
からの出力は１ビットによって切捨てられる。
【００１３】色パレット回路１６は、ディジタル加算器
２０、２１および２２と共に色ルックアップテーブル１
８および色ルックアップテーブル１９を利用してビデオ
ビットマップからの１２ビットの情報の入力によって達
成された４０９６の独特の色の表示を許容する。しかし
ながら、先行技術と比較して、色パレット回路１６は合
計２７２のアドレス指定可能な記憶位置を有するメモリ
手段を必要とするが、単一のメモリ手段を利用する先行
技術においては、４０９６の独特の表示可能な色を発生
するために、メモリ手段において４０９６の記憶位置が
必要とされるであろう。こうして、色情報をストアする
ために複数個のメモリ手段を利用することによって必要
とされる全体の記憶位置を著しく削減しこれによって集
積回路装置、たとえば色パレット回路上で必要とされる
空間が実現される。
【００１４】図３は図２に示された型の回路のための単
純化された例を示す。この単純化された例において、色
パレット回路３６は組合せ手段３８が乗算器であるとき
組合せ手段３８からの出力線３７で２a+b の数の独特な
色を提供するであろう。メモリＡと称されかつ参照記号
３９によって示される第１のメモリは図示されない源か
らその中へとロードされるディジタル情報をストアする
ために２a の記憶位置を含む。参照記号４０によって示
される第２のメモリ、メモリＢはディジタル情報をスト
アするために２b の記憶位置を含む。メモリＡはバス４
１を介してアドレス入力を受取り、そのバスは「ａ」の
数のアドレス情報の線を含み、２a の記憶位置のうちの
１つを独特に識別する。アドレス信号の受信に応答し
て、メモリＡは選択された記憶位置にストアされた情報
を線４２を介して組合せ手段３８に与える。同様に、メ
モリＢは２b の記憶位置を含み、バス４３を介してアド
レス情報を受取り、そのバスは「ｂ」の数の線を含みメ
モリＢにおける２b の記憶位置のいずれか１つを独特に
識別する。メモリＢにおける選択された記憶位置に含ま
れる情報はメモリＢの出力で与えられかつ線４４を介し
て組合せ手段３８の入力へと転送される。アドレス指定
されるべきメモリＡおよびメモリＢにおける記憶位置の
同一性はａ＋ｂの数と等しい個々の線を有する平行なバ
ス、バス４５を介して与えられる。ディジタルアドレス
情報は図３における実例においてバス４１および４３に
細分化される単一のバス４５から与えられるが、前に組
合されていない別個の入力バスがアドレス情報を与え得
るということはもちろん認められるであろう。先行技術
において、２a+b の個々の色を表示するために２a+b の
記憶位置を有する単一のメモリ手段が必要とされた。
【００１５】先行技術において、たとえば図１において
示されるように、色ルックアップテーブル３内で記憶位
置をアドレス指定することによって発生されるべき色ピ
クセルの決定は予め規定されたビデオビットマップから
なされた。出願人の発明の第１の実施例において、図２
において示されるように、メモリ手段１８およびメモリ
手段１９の間のバス入力の数を分配することによって、
かつ組合せ手段を使用して出力を組合せることによって
さらにその後ディジタルの結果をアナログ値に変換する
ことによって表示可能な色の数は記憶位置の数の等しい
増加なしに増加される。
【００１６】必要とされる記憶素子の大きさを増加させ
ることなく増加された数の表示可能な色を与えるための
代替的な実施例は図４に示される出願人の発明の第２の
実施例として示される。色パレット回路４９は８つの線
を含むバス５０を介して色ビットマップ（図示されず）
から色情報を受けとる。色パレット回路４９への第２の
入力は４つの線を有するバス５１を介して飽和ビットマ
ップ（再び図示されず）から与えられる。表示されるべ
きピクセルのために、表示されるべきピクセルの色を決
定する情報の第１の部分は色ルックアップテーブル５２
における２５６の記憶位置のうちの１つをアドレス指定
することによって識別され、それはたとえばＲＡＭメモ
リであり、この特定の実施例において２５６の記憶位置
の各々において２４ビットの情報を含む。いずれかの記
憶位置にストア可能な情報のビットの数と同様にメモリ
手段に設けられた記憶位置の数は特定のシステムのニー
ズに適するように変化され得るということはもちろん認
められるであろう。色ルックアップテーブル５２の２５
６の記憶位置にストアされた情報は図示されない外部源
からロードされ、かつ飽和ビットマップから受取られた
情報とともに記憶位置における予め定められた情報が表
示されるであろう色を決定する。色ルックアップテーブ
ル５２における各々の選択された記憶位置に対して、８
ビットの赤、８ビットの緑および８ビットの青色情報が
与えられ、赤色情報はバス５３を介して赤加算器５４へ
の第１の入力に与えられ、色の緑の成分のための８つの
付加的なビットの情報はバス５５を介して色ルックアッ
プテーブル５２における選択された記憶位置から緑加算
器５６の入力のうちの１つに与えられる。同様に、表示
されるべき色の青成分を示す８ビットの情報はバス５７
を介して青加算器５８の１つの入力に与えられる。赤加
算器５４、緑加算器５６および青加算器５８の第２の入
力の各々にバス５１を介して情報が与えられ飽和レベル
を規定し、それはこの特定の実施例において前に示され
た加算器回路の各々に対して同様である。さらに、組合
せ回路（５４、５６および５８）は外部源から選択的に
プログラム可能であり得、それによってそれらが行なう
ディジタル動作はプログラム制御の下で修正され得る。
色パレット回路４９の特定の実施例に戻って、バス５３
およびバス５１を介して赤加算器５４によって受取られ
た情報のディジタル加算の結果は８つの線を有するバス
５９を介してＤＡＣディジタルアナログ変換器６０に与
えられ、それはバス５９を介して受取られたディジタル
情報を出力端子６１で与えられるアナログ信号に変換す
る。赤加算器５４の加算の結果として生じる最下位ビッ
トは切捨てられる。緑加算器５６の出力で与えられる結
果として生じるディジタル信号は８ビットを有するバス
６２によってディジタルアナログ変換器６３に与えら
れ、それはバス６２を介して受取られたディジタル情報
を出力端子６４で与えられるアナログ信号に変換する。
緑加算器５６によって発生された和の最下位ビットは切
捨てられ、それによって８ビットの出力のみが緑加算器
５６によって与えられる。同様に、青加算器５８のディ
ジタル加算の結果はバス６５を介してディジタルアナロ
グ変換器６６に与えられ、それはディジタル情報をアナ
ログ信号に変換し、それは出力端子６７で与えられる。
青加算器５８からの最下位ビットの切捨ては青加算器５
８から８ビットの出力を与えるように行なわれる。
【００１７】色パレット回路４９の構成で、この回路を
使用して発生され得る独特に同定された色ピクセルの最
大限の数は４０９６に等しくなる。色パレット回路４９
の代替的な実施例は飽和ビットマップによって与えられ
る情報のビットの数の増加、色ルックアップテーブル５
２における記憶位置の各々に含まれるビットの数の増
加、および／または色ルックアップテーブル５２におけ
る記憶位置の数の増加を含む。色パレット回路４９のさ
らに別の代替的な実施例は組合せ手段（赤加算器５４、
緑加算器５６および青加算器５８）の各々とそれらのそ
れぞれの相関のディジタルアナログ変換器との間にガン
マ訂正ルックアップテーブルの包含を伴う。ガンマ訂正
ルックアップテーブルの使用はまたこの発明の第７、第
８および第９の実施例と関連して説明される。前におよ
びその後に説明されるように、色パレット回路とともに
使用される表示装置の明度が与えられた駆動電圧または
駆動電流に関して非線形であるとき、さらに正確な色表
示が達成され、そのときガンマ訂正が利用される。
【００１８】この発明の第３の実施例は図５に示され
る。第３の実施例において、色パレット回路７０は色ビ
ットマップ（図示されず）からの第１の入力および輝度
ビットマップ（再び図示されず）からの第２の入力を利
用し、表示されるべき色を規定する。色パレット回路７
０は色ルックアップテーブル７１を利用し、それは６４
のアドレス指定可能な記憶位置を含み、その各々は２４
ビットの情報をストアすることが可能である。色ルック
アップテーブル７１内での記憶位置によって規定される
べき各々の色についての特徴は図示されない外部源から
色ルックアップテーブル７１にロードされる。色ビット
マップからの情報はバス７２を介して色ルックアップテ
ーブル７１内で予め定められた記憶位置を選択するため
に利用され、そのバスは６つの線を有し、色ルックアッ
プテーブル７１のアドレス入力に接続される。色ルック
アップテーブル７１におけるアドレスの選択の際に、２
４の位置の内の８つにおける情報はバス７３を介してデ
ィジタル乗算器７４に伝送され、それはそのディジタル
情報をバス７５を介して輝度ビットマップから受信され
たディジタル情報で乗算し、ディジタル積を与え、それ
はバス７６を介してディジタルアナログ変換器７７に与
えられ、それは受信されたディジタル情報をアナログ信
号に変換し、それは端子７８で与えられる。端子７８で
の結果として生じるアナログ信号は表示されるべき色ピ
クセルの赤成分の発生において使用される。類似の態様
で、色ルックアップテーブル７１におけるアドレス指定
された記憶位置からの別の８ビットがバス７９を介して
ディジタル乗算器８０に与えられる。色ルックアップテ
ーブル７１からディジタル乗算器８０への８ビットの情
報の提示と同時に、バス７５を介するディジタル乗算器
８０への第２の入力はバス７９を介して受取られたディ
ジタル情報で乗算されるとき、その出力でディジタル積
を発生し、その積はバス８１を介してディジタルアナロ
グ変換器８２に与えられ、それは受取られたディジタル
情報をアナログ信号に変換し、それが端子８３で与えら
れる。色ピクセルの青成分を発生するために、８ビット
の情報が色ルックアップテーブル７１におけるアドレス
指定された位置からバス８５を介してディジタル乗算器
８４に与えられる。バス８５およびバス７５からディジ
タル乗算器８４によって受取られた情報の積はバス８６
を介してディジタルアナログ変換器８７に与えられ、そ
れはディジタル情報をアナログ信号に変換し、それは端
子８８で与えられる。６ビット×８ビットの乗算が１４
ビットを有する積を発生するということが認められるで
あろう。色パレット回路７０において、赤乗算器７４、
緑乗算器８０および青乗算器８４の出力は６つの最下位
ビットを落とすことによって８ビットへと切捨てられ
る。色パレット回路７０を利用することによって、独特
な表示可能な色の最大限の数は４０９６となる。色パレ
ット回路７０に対する修正は色ルックアップテーブルに
おける記憶位置の数の増加、および輝度ビットマップか
ら与えられる情報のビットの増加を含み得る。図５に示
されるこの発明の実施例はそれぞれのビットマップにお
けるデータが色度および輝度情報を表示するために便利
に組織され得るために特に所望である。
【００１９】この発明の第４の実施例は図６に示され
る。色パレット回路９１は色ビットマップおよび輝度ビ
ットマップからの入力を利用する。図５と図６とを比較
することによって認められるように、図６において多数
の回路エレメントは図５において利用されるそれらと同
じである。より特定的には、その共通性は色ルックアッ
プテーブル７１、ディジタル乗算器７４、８０および８
４、ならびにディジタルアナログ変換器７７、８２およ
び８７を含む。図５における回路に加えて、色パレット
回路９１は輝度ルックアップテーブルを有し、それは参
照記号９２によって示され、６４のアドレス指定可能な
記憶位置を有し、その各々は６ビットの情報をストアす
ることが可能である。輝度ルックアップテーブル９２に
ストアされた情報は外部源（図示されず）から従来の回
路（再び図示されず）を使用してロードされる。輝度ビ
ットマップからの情報はバス７５を介して輝度ルックア
ップテーブル９２のアドレス入力に与えられる。輝度ル
ックアップテーブル９２における選択された記憶位置に
ストアされた情報はバス９３によってディジタル乗算器
回路７４、８０および８４上の入力に与えられる。輝度
ルックアップテーブルが輝度情報上での変形を許容する
ために、色パレット回路９１は特定的に有利である。こ
の発明の第５の実施例は図７において示され、そこで色
パレット回路９７が示される。この実施例において、表
示されるべき色は色ビットマップ（図示されず）および
輝度ビットマップ（図示されず）からの情報の組合せに
よって決定される。色パレット回路９７は色ルックアッ
プテーブル９８を含み、それはメモリ素子のいずれかの
形状であり得、それは好ましくはこの実施例に対しては
６４のアドレス指定可能な記憶位置を含み、その各々は
２４ビットの情報をストアすることが可能である。表示
可能な色に関する情報は従来の手段によってかつ従来の
回路を使用して色ルックアップテーブル９８にロードさ
れる。記憶位置を色ルックアップテーブル９８において
アドレス指定するために、アドレス情報を与えるための
６つの個々の線を有するバス９９は色ルックアップテー
ブル９８のアドレス入力に接続される。この実施例にお
いて、乗算ディジタルアナログ変換器回路は色ルックア
ップテーブル９８から受取られた情報と輝度ビットマッ
プから受取られた情報とを組合せるために利用される。
より特定的には、乗算ディジタルアナログ変換器回路１
００は受取られた情報を変換しかつ出力端子１０１で表
示されるべき色ピクセルの赤成分に準備されるべき駆動
を示すアナログ信号を与える。同様に、乗算ディジタル
アナログ回路１０２は受取られた情報をアナログ信号に
変換し出力端子１０３で緑の駆動信号に情報を与える。
表示されるべきピクセルの青成分は、受信された入力に
基づいて出力端子１０５でアナログ信号を発生する乗算
ディジタルアナログ変換器回路１０４によって発生され
る。色ルックアップテーブル９８における記憶位置がア
ドレス指定されるとき、８ビットの情報がバス１０６を
介して乗算ディジタルアナログ変換器回路１００のディ
ジタル入力に与えられる。アドレス指定された記憶位置
内の付加的な８つのセルにおける情報はバス１０７を介
して乗算ディジタルアナログ変換器回路１０２のディジ
タル入力に与えられ、かつアドレス指定された記憶位置
内の別の８つの記憶セルにおける情報はバス１０８を介
して乗算ディジタルアナログ変換器回路１０４に与えら
れる。バス１０６ないし１０８を介して与えられる情報
は情報の第１の部分を与えるために利用され、その情報
は色ピクセルを発生するために出力端子１０１、１０３
および１０５上でアナログ信号を最終的に発生するべく
使用されるであろう。表示されるべき色ピクセルを発生
することにおいて利用される第２の信号成分の源は輝度
ビットマップである。この第２の信号成分はバス１０９
を介して輝度ビットマップから受取られたディジタル情
報を変換することによって発生されかつディジタルアナ
ログ変換器回路１１０の入力に与えられる。非乗算ディ
ジタルアナログ変換器回路であるディジタルアナログ変
換器回路１１０によって発生されたアナログ信号は、線
１１１によって乗算ディジタルアナログ変換器回路１０
０に、線１１２によって乗算ディジタルアナログ変換器
回路１０２にかつ線１１３によって乗算ディジタルアナ
ログ変換器回路１０４に与えられる。色ルックアップテ
ーブル９８およびディジタルアナログ変換器回路１１０
からの入力の受信に応答して、これらの組合された信号
は出力端子１０１で赤成分のために、１０３で緑の成分
のために、かつ１０５で青の成分のためにアナログ駆動
信号を発生する。色パレット回路９７は特定的には有利
であり、なぜならそれが高価でない乗算ディジタルアナ
ログ変換器で実現され得るからである。
【００２０】この発明の第６の実施例は図８に示され
る。色パレット回路９７（図７において）と図８におけ
る色パレット回路１１５とを比較することによって認め
られるであろうように、利用される一定の回路エレメン
トは同じであり、したがって両方の回路において同じ参
照記号で示される。輝度情報においての変形を許容する
ために、輝度ルックアップテーブル１１６が与えられ
る。輝度ルックアップテーブル１１６はいずれかの従来
の周知のメモリ手段の形状を取り得、かつこの実施例に
おいては６４の記憶位置を含み、その各々は６ビットの
情報をストアすることができる。輝度ルックアップテー
ブル１１６の６４の記憶位置にストアされるべき情報は
図示されない外部源からユーザによってかつ従来の手段
によってロードされる。輝度ビットマップから受取られ
た輝度情報はバス１０９を介して輝度ルックアップテー
ブル１１６のアドレス入力に与えられる。輝度ルックア
ップテーブル１１６における記憶位置がアドレス指定さ
れるとき、その記憶位置に含まれる情報はバス１１７を
介してディジタルアナログ変換器回路１１０に与えら
れ、それは非乗算ディジタルアナログ変換器回路であ
る。ディジタルアナログ変換器回路１１０の出力で発生
されたアナログ信号は線１１１によって乗算ディジタル
アナログ変換器回路１００に結合される。同じ信号はま
た線１１２によって乗算ディジタルアナログ変換器回路
１０２に結合されかつ同様に線１１３によって乗算ディ
ジタルアナログ変換器回路１０４に結合される。色パレ
ット回路１１５はたとえば図７に示される色パレット回
路９７に対して有利であり、そこでは、それは輝度情報
における変形を許容する。色パレット回路９７および色
パレット回路１１５において、出力発生回路、およびよ
り特定的には乗算ディジタルアナログ変換器回路１０
０、１０２および１０４は変換されたアナログ信号の乗
算を利用しそれらのそれぞれの出力端子で出力電圧を発
生する。発生されたアナログ信号を乗算する代わりに、
これらの出力発生回路が、たとえばそれらをともに加算
することによって受取られた入力信号を類推的に組合せ
ることができるということももちろん認められるであろ
う。
【００２１】この発明の第７の実施例は、図９に示さ
れ、色パレット回路１２１を含む。色パレット回路１２
１において、多数の回路エレメントは色パレット回路７
０（図５に示される）において利用されたものと同じで
あり、したがって同様の回路構成要素は図５で使用され
た同じ参照記号によって示される。いずれかの状況にお
いて、表示装置の明度の非線形性を補償するために色パ
レット回路においてガンマ訂正を与えることは所望であ
る。色パレット回路１２１において、ガンマ訂正はガン
マ訂正ルックアップテーブルを含むことによって達成さ
れ、各々の色成分に対して１つずつが発生され、たとえ
ば赤ガンマ訂正ルックアップテーブル１２２、緑ガンマ
訂正ルックアップテーブル１２３および青ガンマ訂正ル
ックアップテーブル１２４である。この実施例におい
て、ガンマ訂正ルックアップテーブルの各々は２５６の
別個にアドレス指定可能な記憶位置を含み、その各々の
記憶位置は８ビットの幅である。これらのガンマ訂正ル
ックアップテーブルはたとえば個体メモリのようないず
れかの適当なメモリ手段を使用して実現され得る。ガン
マ訂正を達成するために利用されるべき情報は図示され
ない従来の手段によって外部源からユーザの要求にした
がってロードされる。動作において、色ビットマップか
らの入力および輝度ビットマップからの入力はディジタ
ル乗算器回路７４、８０および８４の各々から出力を発
生する。乗算器７４、８０および８４によって発生され
た積の６最下位ビットの切捨てが行なわれ、それによっ
てこれらの乗算器から８出力のみを与える。バス７６は
乗算器回路７４の出力を赤ガンマ訂正ルックアップテー
ブル１２２のアドレス入力に結合させ、赤ガンマ訂正ル
ックアップテーブル１２２内の２５６の記憶位置の１つ
を規定しかつ選択された記憶位置における情報はバス１
２５を介してディジタルアナログ変換器７７の入力に与
えられ、それは受取られたディジタル信号を出力端子７
８でアナログ信号に変換する。ディジタル乗算器８０か
らの出力はバス８１を介して緑ガンマ訂正ルックアップ
テーブル１２３のアドレス入力に与えられかつ選択され
た記憶位置における情報はバス１２６を介して緑ガンマ
訂正ルックアップテーブル１２３の出力からディジタル
アナログ変換器回路８２の入力に与えられ、その回路は
受取られたディジタル信号をアナログ信号に変換し、そ
れは出力端子８３で与えられる。同様に、ディジタル乗
算器８４からの出力はバス８６を介して青ガンマ訂正ル
ックアップテーブル１２４のアドレス入力に供給され、
かつ選択された記憶位置における情報はバス１２７を介
してディジタルアナログ変換器回路８７の入力に伝送さ
れる。受取られたディジタル信号はアナログ電圧に変換
され、それは出力端子８８で与えられる。色パレット回
路１２１は色の表示における色の輝度情報を利用するシ
ステムで使用されるとき特定的に有利である。
【００２２】この発明の第８の実施例は図１０において
示され、かつ色パレット回路１３２を含む。色パレット
回路１３２は出力端子２５、２８および３１でアナログ
信号を発生し、表示されるべきピクセルのための赤、緑
および青色成分をそれぞれに規定する。表示されるべき
ピクセルの色はビデオビットマップからバス１７を介す
る入力から発生され、かつ多くの点において図２に示さ
れるこの発明の第１の実施例と同様に動作する。対応す
る図２および図１０における回路の構成要素は対応する
参照記号によって示される。色パレット回路１３２は、
赤、緑および青色成分にガンマ訂正を与えることによっ
て図２に示される色パレット回路１６に改良された色演
出（rendition ）を与える。さらに特定的には、ガンマ
訂正ルックアップテーブル１３３はディジタル加算器２
０とディジタルアナログ変換器２４との間に介在され
る。ディジタル加算器２０からのバス２３はガンマ訂正
ルックアップテーブル１３３にアドレス入力を与えかつ
アドレス指定された記憶位置に含まれる情報はバス１３
４を介してディジタルアナログ変換器２４に与えられ
る。表示されるべきピクセルの緑の成分に対する色訂正
を与えるために、ガンマ訂正ルックアップテーブル１３
５はそのアドレス入力がバス２７に接続されかつガンマ
訂正ルックアップテーブル１３５における選択された記
憶位置における情報はバス１３６を介してディジタルア
ナログ変換器２６の入力に与えられる。最後に、ガンマ
訂正ルックアップテーブル１３７はそのアドレス入力で
バス２９を介して、選択された記憶位置のためにアドレ
スを受け取り、かつ選択された記憶位置に含まれる情報
をバス１３８を介してディジタルアナログ変換器３０に
与える。色パレット回路１３２は色パレット回路１６に
関して付加的なレベルの複雑化（sophistication）を与
え、それは色パレット回路１３２を使用することによっ
て、表示装置に与えられるアナログ駆動信号の機能とし
て表示装置の明度の非線形性を補償することが可能にな
るからである。
【００２３】図１１に示さる色パレット回路１４２はこ
の発明の第９の実施例を示す。表示されるべきピクセル
の赤、緑および青の色の成分は色ルックアップテーブル
７１、輝度ルックアップテーブル９２、組合せ回路７
４、８０および８４を使用して発生され、それらはこの
実施例において、ディジタル乗算器回路であり、そこで
は赤、緑および青ガンマ訂正が赤ガンマ訂正ルックアッ
プテーブル１４３、緑ガンマ訂正ルックアップテーブル
１４４および青ガンマ訂正ルックアップテーブル１４５
をそれぞれに使用することによって達成される。表示さ
れるべきピクセルのためにバス７６上に現われるディジ
タル情報は赤ガンマ訂正ルックアップテーブル１４３の
アドレス入力に結合され、かつアドレス指定された記憶
位置における情報はバス１４６を介してディジタルアナ
ログ変換器７７に転送される。緑ガンマ訂正を達成する
ために、バス８１上のディジタル信号は緑ガンマ訂正ル
ックアップテーブル１４４のアドレス入力に与えられ、
かつ選択された記憶位置から結果として生じる出力はバ
ス１４７を介してディジタルアナログ変換器８２に与え
られる。青ガンマ訂正ルックアップテーブル１４５にス
トアされた青ガンマ訂正情報はバス１４８を介してディ
ジタルアナログ変換器８７に与えられ、転送された情報
は青ガンマ訂正ルックアップテーブル１４５における記
憶位置に含まれる情報であり、それはバス８６を介して
青ガンマ訂正ルックアップテーブル１４５のアドレス入
力に結合されたディジタル情報に基づいてアドレス指定
される。色パレット回路９１を色パレット回路１４２と
比較することによって、多数の回路エレメントが共通で
あり、したがってそれらは同じ参照記号によって同一化
されるということが理解されるであろう。色パレット回
路１４２において利用されるガンマ訂正ルックアップテ
ーブルはたとえば個体メモリのようないずれかの適当な
メモリ手段から構成され得る。ガンマ訂正ルックアップ
テーブルの各々内の記憶位置にストアされるべき情報は
色パレット回路１４２が利用されるであろうシステムに
おける他のパラメータによって決定される。色パレット
回路１４２はビットマップにおけるピクセルの表示にお
いてより大きな適応性を与える。
【００２４】上記はこの発明を行なうためのいくつかの
実施例の説明である。この発明が上の説明に制限され
ず、前掲の特許請求の範囲によってのみ制限されること
はもちろん理解される。
【図面の簡単な説明】
【図１】典型的な先行技術の色パレット回路を示すブロ
ック図である。
【図２】この発明の第１の実施例を示す図である。
【図３】第１および第２のメモリが表示可能な色の合計
の数を増加させるために利用される一般的な場合を数学
的に示す図である。
【図４】表示可能な色が色ビットマップからの入力およ
び飽和ビットマップからの情報を使用して発生され、そ
こでは組合せ手段が加算器であるこの発明の第２の実施
例を示す図である。
【図５】表示された色が色ビットマップおよび輝度ビッ
トマップからの入力を使用して発生され、そこでは組合
せ手段が乗算器であるこの発明の第３の実施例を示す図
である。
【図６】色ルックアップテーブルおよび輝度ルックアッ
プテーブルからの情報が表示されるべき色を発生するた
めにディジタルで組合されるこの発明の第４の実施例を
示す図である。
【図７】表示されるべき色が出力ディジタルアナログ変
換器において、（乗法で）色ルックアップテーブルから
の情報と輝度ビットマップから受取られたディジタル情
報から変換されたアナログ情報とを類推的に組合せるこ
とによって決定されるこの発明の第５の実施例を示す図
である。
【図８】表示されるべき色が色ルックアップテーブルか
らの色情報および輝度ルックアップテーブルからの輝度
情報のアナログ乗法によって発生されるこの発明の第６
の実施例を示す図である。
【図９】ガンマ訂正ルックアップテーブルが色ルックア
ップテーブルからの色情報および輝度ビットマップから
の輝度情報（乗算器が色情報と輝度情報とを組合せるた
めに使用され）と共に利用され、表示されるべき色を発
生するこの発明の第７の実施例を示す図である。
【図１０】ガンマ訂正が第１および第２の色ルックアッ
プテーブルからの組合された出力（ここで組合せは加算
器回路の使用によって達成される）と共に与えられ、表
示されるべき色を発生するこの発明の第８の実施例を示
す図である。
【図１１】ガンマ訂正が色ルックアップテーブルおよび
輝度ルックアップテーブルからの組合された情報（ここ
で組合せは乗算器回路を使用することによって達成され
る）を利用するシステムとともに与えられ、表示される
べき色を発生するこの発明の第９の実施例を示す図であ
る。
【符号の説明】
１６ 色パレット回路 １７ バス １８ 色ルックアップテーブル １９ 色ルックアップテーブル ２４ ディジタルアナログ変換器 ２６ ディジタルアナログ変換器 ５４ 赤加算器 ５６ 緑加算器 ５８ 青加算器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロイ・ジェイ・レビ アメリカ合衆国、97520 オレゴン州、ア シュランド、シスキユー・ブールバード、 514

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 ビデオビットマップからディジタル情報
    を受取りかつ他の手段によって色ピクセルを作り出すた
    めの使用のために前記ディジタル情報をｎの構成要素を
    有するアナログ情報へと変換するための色パレット回路
    であって、前記回路は、 複数個の記憶位置を有しディジタル情報をストアするた
    めの第１のメモリ手段を含み、前記第１のメモリ手段は
    前記ビデオビットマップからディジタル情報を受取るた
    めのアドレス入力を有しかつ回路手段を含み、それは前
    記アドレス入力に結合され前記ビデオビットマップから
    のディジタル情報の受信に応答して記憶位置を選択し、
    前記第１のメモリ手段は選択されたアドレスにおいてス
    トアされたディジタル情報のｎ部分を与えるためのｎ出
    力端子と、選択されたアドレスにおける前記ディジタル
    情報の前記ｎ部分を前記ｎ出力端子のそれぞれのものに
    結合する手段とを有し、 複数個の記憶位置を有しディジタル情報をストアするた
    めの第２のメモリ手段を含み、前記第２のメモリ手段は
    前記ビデオビットマップからディジタル情報を受取るた
    めのアドレス入力を有しかつ回路手段を含み、それは前
    記アドレス入力に結合され、前記ビデオビットマップか
    らのディジタル情報の受信に応答して記憶位置を選択
    し、前記第２のメモリ手段は選択されたアドレスからの
    ディジタル情報のｎ部分を与えるためのｎ出力端子と、
    選択されたアドレスにおける前記ディジタル情報の前記
    ｎ部分を前記ｎ出力端子のそれぞれのものに結合する手
    段とを有し、 ｎディジタル組合せ回路をさらに含み、その各々は第１
    および第２の入力端子ならびに出力端子を有し、前記ｎ
    ディジタル組合せ回路の各々は回路手段を含み、それは
    前記第１および第２の入力端子での信号の受信に応答し
    て前記出力端子で信号を発生しかつ与え、それは前記第
    １および第２の入力端子で受けとられる信号の組合せの
    結果であり、 前記ｎディジタル組合せ回路の各々の前記第１の入力端
    子を前記第１のメモリ手段の出力端子に結合する手段
    と、 前記ディジタル組合せ回路手段の各々の前記第２の入力
    端子を前記第２のメモリ手段の出力端子に結合する手段
    と、 ｎディジタルアナログ変換回路とを含み、各々は前記ｎ
    ディジタル組合せ回路の相関のものから信号を受信する
    ための入力端子とディジタル信号の受信に応答してアナ
    ログ信号を与えるための出力端子とを有し、さらに、 前記ディジタルアナログ変換回路の各々の入力端子をそ
    の相関のディジタル組合せ回路の出力端子に結合するた
    めの手段を含む色パレット回路。
  2. 【請求項２】 前記ディジタル組合せ回路が加算器回路
    である、請求項１に記載の色パレット回路。
  3. 【請求項３】 前記ディジタル組合せ回路が乗算器回路
    である、請求項１に記載の色パレット回路。
  4. 【請求項４】 前記ディジタルアナログ変換回路の入力
    端子をその相関のディジタル組合せ回路の出力に結合さ
    せる前記手段がガンマ訂正を与えるための回路手段を含
    む、請求項１ないし３のいずれかに記載の色パレット回
    路。
  5. 【請求項５】 色ビットマップからディジタル情報を受
    取るための第１の入力端子と、飽和ビットマップからデ
    ィジタル情報を受取るための第２の入力端子とを有し、
    それらに応答して他の手段によって色ピクセルを発生す
    るための使用のためにｎ構成要素を有するアナログ情報
    を発生する色パレット回路であって、前記回路は、 表示可能な色を示すディジタル情報をストアするための
    複数個の記憶位置を有するメモリ手段を含み、前記メモ
    リ手段は前記第１の入力端子に結合され前記色ビットマ
    ップからディジタル情報を受信するためのアドレス入力
    を有しかつ回路手段を含み、それは前記アドレス入力に
    結合され前記色ビットマップからのディジタル情報の受
    信に応答して記憶位置を選択し、前記メモリ手段は選択
    されたアドレスにおいてストアされたディジタル情報の
    ｎ部分を与えるためのｎ出力端子と、選択されたアドレ
    スにおける前記ディジタル情報の前記ｎ部分を前記ｎ出
    力端子のそれぞれのものへと結合する手段とを有し、 ｎディジタル組合せ回路を含み、その各々は第１および
    第２の入力端子ならびに出力端子を有し、前記ｎディジ
    タル組合せ回路の各々は回路手段を含み、それは前記第
    １および第２の入力端子での信号の受信に応答して前記
    出力端子で信号を発生しかつ与え、それは前記第１およ
    び第２の入力端子で受信された信号の組合せの結果であ
    り、 前記ディジタル組合せ回路の各々の第１の入力端子を前
    記メモリ手段の前記ｎ出力端子の相関のものに結合する
    手段と、 前記色パレット回路の前記第２の入力端子を前記ｎディ
    ジタル組合せ回路の各々の前記第２の入力端子に結合す
    る手段と、 ｎディジタルアナログ変換回路とを含み、各々は前記デ
    ィジタル組合せ回路の相関のものから信号を受信するた
    めの入力端子とディジタル信号の受信に応答してアナロ
    グ信号を与えるための出力端子とを有し、 各々のディジタルアナログ変換回路の入力端子をその相
    関のディジタル組合せ回路の出力端子に結合するための
    手段をさらに含む色パレット回路。
  6. 【請求項６】 前記ディジタル組合せ回路が加算器回路
    である、請求項５に記載の色パレット回路。
  7. 【請求項７】 各々のディジタルアナログ変換回路の入
    力端子をその相関のディジタル組合せ回路の出力端子に
    結合させる前記手段がガンマ訂正を与えるための回路手
    段を含む、請求項５または６のいずれかに記載の色パレ
    ット回路。
  8. 【請求項８】 色ビットマップからディジタル情報を受
    取るための第１の入力端子と、輝度ビットマップからデ
    ィジタル情報を受取るための第２の入力端子とを有し、
    それに応答して他の手段で色ピクセルを発生するための
    使用のためのｎ構成要素を有するアナログ情報を発生す
    る色パレット回路であって、前記回路は、 表示可能な色を示すディジタル情報をストアするための
    複数個の記憶位置を有するメモリ手段を含み、前記メモ
    リ手段は前記第１の入力端子に結合され前記色ビットマ
    ップからディジタル情報を受取るためのアドレス入力を
    有し、かつ回路手段を含み、それは前記アドレス入力に
    結合され、それは前記色ビットマップからのディジタル
    情報の受信に応答して、記憶位置を選択し、前記メモリ
    手段は選択されたアドレスにおいてストアされたディジ
    タル情報のｎ部分を与えるためのｎ出力端子と、選択さ
    れたアドレスにおける前記ディジタル情報の前記ｎ部分
    を前記ｎ出力端子のそれぞれのものに結合させる手段と
    を有し、 ｎディジタル組合せ回路をさらに含み、各々は第１およ
    び第２の入力端子ならびに出力端子を有し、前記ｎディ
    ジタル組合せ回路の各々は回路手段を含み、それは前記
    第１および第２の入力端子での信号の受信に応答して前
    記出力端子で信号を発生しかつ与え、それは前記第１お
    よび第２の入力端子で受信された信号の組合せの結果で
    あり、 前記ディジタル組合せ回路の各々の第１の入力端子を前
    記メモリ手段の前記ｎ出力端子の相関のものに結合させ
    る手段と、 前記色パレット回路の前記第２の入力端子を前記ｎディ
    ジタル組合せ回路の各々の前記第２の入力端子に結合さ
    せる手段と、 ｎディジタルアナログ変換回路とを含み、各々は前記デ
    ィジタル組合せ回路の相関のものから信号を受取るため
    の入力端子と、ディジタル信号の受信に応答してアナロ
    グ信号を与えるための出力端子とを有し、 ディジタルアナログ変換回路の各々の入力端子をその相
    関のディジタル組合せ回路の出力端子に結合させる手段
    をさらに含む色パレット回路。
  9. 【請求項９】 前記ディジタル組合せ回路が乗算器回路
    である、請求項８に記載の色パレット回路。
  10. 【請求項１０】 ディジタルアナログ変換回路の各々の
    入力端子をその相関の組合せ回路の出力端子に結合させ
    る前記手段がガンマ訂正を与えるための回路手段を含
    む、請求項８ないし９のいずれかに記載の回路。
  11. 【請求項１１】 色ビットマップからディジタル情報を
    受取るための第１の入力端子と輝度ビットマップからデ
    ィジタル情報を受取るための第２の入力端子とを有し、
    他の手段によって色ピクセルを作り出すための使用のた
    めに前記ディジタル情報をｎ構成要素を有するアナログ
    情報に変換する色パレット回路であって、前記回路は、 ディジタル情報をストアするための複数個の記憶位置を
    有する第１のメモリ手段を含み、前記第１のメモリ手段
    は前記第１の入力端子に結合され前記色ビットマップか
    らディジタル情報を受取るためのアドレス入力を有しか
    つ回路手段を含み、それは前記アドレス入力に結合さ
    れ、それは前記色ビットマップからのディジタル情報の
    受信に応答して記憶位置を選択し、前記第１のメモリ手
    段は選択されたアドレスにおいてストアされたディジタ
    ル情報のｎ部分を与えるためのｎ出力端子と、選択され
    たアドレスにおける前記ディジタル情報の前記ｎ部分を
    前記ｎ出力端子のそれぞれのものへと結合させる手段と
    を有し、 複数個の記憶位置を有しディジタル情報をストアするた
    めの第２のメモリ手段を含み、前記第２のメモリ手段は
    前記第２の入力端子に結合され前記輝度ビットマップか
    らディジタル情報を受取るためのアドレス入力を有しか
    つ回路手段を含み、それは前記アドレス入力に結合さ
    れ、それは前記輝度ビットマップからのディジタル情報
    の受信に応答して記憶位置を選択し、前記第２のメモリ
    手段は選択されたアドレスからのディジタル情報を与え
    るための出力端子と、選択されたアドレスにおける前記
    ディジタル情報を前記出力端子に結合させるための手段
    とを有し、 ｎディジタル組合せ回路をさらに含み、各々は第１およ
    び第２の入力端子ならびに出力端子を有し、前記ｎディ
    ジタル組合せ回路の各々は回路手段を含み、それは前記
    第１および第２の入力端子での信号の受信に応答して前
    記出力端子で信号を発生しかつ与え、それは前記第１お
    よび第２の入力端子で受信された信号の組合せの結果で
    あり、 前記ｎディジタル組合せ回路の各々の前記第１の入力端
    子を前記第１のメモリ手段の出力端子に結合させる手段
    と、 前記ディジタル組合せ回路手段の各々の前記第２の入力
    端子を前記第２のメモリ手段の前記出力端子に結合させ
    る手段と、 ｎディジタルアナログ変換回路とを含み、各々は前記ｎ
    ディジタル組合せ回路の相関のものから信号を受取るた
    めの入力端子とディジタル信号の受信に応答してアナロ
    グ信号を与えるための出力端子とを有し、 前記ディジタルアナログ変換回路の各々の入力端子をそ
    の相関のディジタル組合せ回路の出力端子に結合させる
    手段をさらに含む色パレット回路。
  12. 【請求項１２】 前記ディジタル組合せ回路が乗算器回
    路である、請求項１１に記載の色パレット回路。
  13. 【請求項１３】 前記ディジタルアナログ変換回路の入
    力端子をその相関のディジタル組合せ回路の出力に結合
    させる前記手段がガンマ訂正を与えるための回路手段を
    含む、請求項１１ないし１２のいずれかに記載の色パレ
    ット回路。
  14. 【請求項１４】 色ビットマップからディジタル情報を
    受取るための第１の入力端子と、輝度ビットマップから
    ディジタル情報を受取るための第２の入力端子とを有
    し、それに応答して他の手段で色ピクセルを発生するた
    めの使用のためのｎ構成要素を有するアナログ情報を発
    生する色パレット回路であって、前記回路は、 複数個の記憶位置を有し表示可能な色を示すディジタル
    情報をストアするためのメモリ手段を含み、前記メモリ
    手段は前記第１の入力端子に結合され前記色ビットマッ
    プからディジタル情報を受取るためのアドレス入力を有
    しかつ回路手段を含み、それは前記アドレス入力に結合
    され、それは前記色ビットマップからのディジタル情報
    の受信に応答して記憶位置を選択し、前記メモリ手段は
    選択されたアドレスにストアされたディジタル情報の部
    分を与えるためのｎ出力端子と選択されたアドレスにお
    ける前記ディジタル情報の前記ｎ部分を前記ｎ出力端子
    のそれぞれのものに結合させる手段とを有し、 ｎディジタルアナログ変換および組合せ回路を含み、各
    々は第１および第２の入力端子ならびに出力端子を有
    し、前記ｎディジタルアナログ変換および組合せ回路の
    各々は回路手段を含み、それは前記第１および第２の入
    力端子での信号の受信に応答して前記出力端子でアナロ
    グ信号を発生しかつ与え、それは前記第１および第２の
    入力端子で受信された信号の組合せの結果であり、 前記ディジタルアナログ変換および組合せ回路の各々の
    第１の入力端子を前記メモリ手段の前記ｎ出力端子の相
    関のものに結合させる手段と、 入力端子および出力端子を有するディジタルアナログ変
    換回路と、 前記色パレット回路の前記第２の入力端子を前記ディジ
    タルアナログ変換回路の前記入力端子に結合させる手段
    と、 前記ディジタルアナログ変換回路の前記出力端子を前記
    ｎディジタルアナログ変換および組合せ回路の各々の前
    記第２の入力端子に結合させるための手段とを含む色パ
    レット回路。
  15. 【請求項１５】 前記色パレット回路の前記第２の入力
    端子を前記ディジタルアナログ変換回路の前記入力端子
    に結合させるための前記手段が複数個のデータ記憶位置
    を有し色輝度情報をストアするためのメモリ手段を含
    む、請求項１４に記載の色パレット回路。
JP4093158A 1991-04-12 1992-04-13 色ピクセルを作り出すための使用のためにディジタル情報をアナログ情報へと変換するための色パレット回路 Withdrawn JPH05249939A (ja)

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