JPH1022828A - デジタル・アナログ変換器とデジタル・アナログ変換方法 - Google Patents

デジタル・アナログ変換器とデジタル・アナログ変換方法

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JPH1022828A
JPH1022828A JP9042294A JP4229497A JPH1022828A JP H1022828 A JPH1022828 A JP H1022828A JP 9042294 A JP9042294 A JP 9042294A JP 4229497 A JP4229497 A JP 4229497A JP H1022828 A JPH1022828 A JP H1022828A
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dac
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ロバート・ビー・マンレイ
L Macalista David
デイヴィッド・エル・マカリスタ
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Abstract

(57)【要約】 【課題】デジタル・アナログ変換器（ＤＡＣ）への入力
を非整数でスケーリングしてDAC出力をダイナミックレ
ンジ全域で線形にする効率的な方法および装置をあたえ
る。 【解決手段】まず、デジタル入力値に非整数を掛けた結
果の整数部を表わす整数値が生成される。次に、この整
数値に線形比例する第１のアナログ出力が生成される。
同時に、この整数値が復号され、この復号に応じて第２
のアナログ値が生成される。この第２のアナログ値はス
ケーリングされたデジタル入力値の小数部を表わす補償
値である。この補償値が第１のアナログ値に加算されて
最終的なアナログ出力が生成される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は広義にはデジタル・アナ
ログ変換器に関する。より詳細には、本発明は、デジタ
ル・アナログ変換器（DAC）入力データをDACに供給する
前に非整数でスケーリングして発生する非線形性の非線
形デジタル・アナログ変換器による補償に関する。
【０００２】
【従来の技術】最近のコンピュータグラフィックスシス
テムにおいては、図形情報およびコマンドは一般的にホ
ストプロセッサで生成され、その後グラフィックスシス
テムに送られさらに処理され表示される。グラフィック
スシステムは一般に画素情報を記憶するフレームバッフ
ァとして知られるランダムアクセスメモリ（RAM）を有
する。通常、表示サブシステムはフレームバッファを連
続的に読み出し、記憶された情報を陰極線管（CRT）等
のラスタ表示装置に画素単位で表示する。フレームバッ
ファ内のさまざまなアドレスに所望の画素情報を書き込
むことによって、ホストコンピュータおよびグラフィッ
クスシステムは連続的に更新される表示の内容と表示状
態を規定することができる。
【０００３】大型のフレームバッファによってかかるグ
ラフィックスシステムの性能を向上させることができ
る。たとえば、RAMが大きければある特定の時間にフレ
ームバッファに記憶可能な画素データ量が大きくなり、
その結果より解像度の高い表示が可能となる。同様に、
フレームバッファに記憶可能な１画素あたりのビット数
が大きければ表示可能な色の数が増大する。大きなフレ
ームバッファを用いることによって多数の色を高い空間
解像度で表示することができる。
【０００４】
【発明が解決しようとする課題】残念ながら、RAMは価
格が高いだけでなく、電力、帯域幅および基板スペース
についても多くを必要とする。したがって、パーソナル
コンピュータ等の多くの用途で使用可能なフレームバッ
ファのサイズには実用上の制約がある。パーソナルコン
ピュータのソフトウエアでも１画素あたり24ビット（赤
８ビット、緑８ビットおよび青８ビット）を用いた“ツ
ルーカラー（真の色）”モードでのグラフィックス演算
が可能であるが、実際にフレームバッファに１画素あた
り24ビットを記憶することができるのはハイエンドのグ
ラフィックスシステムだけである。通常の８ビットシス
テムでは、１画素あたり３ビットで赤を、３ビットで緑
を、２ビットで青を表現する（青には、３ビットではな
く２ビットが割り当てられる。これは人間の目は青い色
の違いに対して赤や緑の違いに対する場合ほど敏感でな
いためである。８ビット/画素の解像度とすればフレー
ムバッファのサイズおよびコストは低減されるが、色解
像度と画質が犠牲になる。その理由の一つは、フレーム
バッファに記憶するために８ビットの色強度値を切り捨
てて３ビットあるいは２ビットの数にするときに必然的
に色強度情報の損失が生じることである。
【０００５】したがって、かかるシステムでは色強度値
の切り捨ての悪影響を小さくするための追加処理を採用
することが多い。この目的に用いられる周知の技術の一
つにディザ処理がある。この意味でのディザ処理におい
ては、それぞれの８ビット色強度値の切り捨てを行なう
前にこれに雑音が加えられる。一般に、ある特定の色強
度値に加えられる雑音値はフレームバッファ内のその色
強度値の宛先アドレスの所定の関数である。たとえば、
２つの行と16の列（“２×16”）を有するディザ行列は
行列の各位置に１つずつの合計で32の異なる雑音値を含
むものと定義することができる。X行×Y列のフレームバ
ッファの場合、新たな色強度値がディザ処理されるたび
に、Xアドレスの下４ビットとYアドレスの下１ビットが
その値の宛先フレームバッファアドレス内でチェックさ
れ、ディザ行列からの対応する雑音値がその色強度値に
加えられる。このようにして、このディザ行列のパター
ンが表示すべき画像全体に対して何度も反復されるが、
その画像中のそれぞれの色強度値は反復される32値のデ
ィザ行列中の雑音値の１つに対してのみ写像（および加
算）される。ディザ処理と切り捨ての完了後には、色強
度値のあるものは雑音値を加算せず切り捨てを行なった
場合より大きくなる（また、ディザ行列に負の数が含ま
れている場合には小さくなるものもある）。このディザ
処理の全体的効果はハーフトーン近似に類似している。
実際に表示される色強度レベルの数は、特に表示を遠く
から見る場合に人間の目による自然な混色作用によって
増えることは明らかである。ディザ処理については、J.
D. FoleyとA. Van Damの共著“Fundamentals of Intera
ctive Computer Graphics”（Addison-Wesley、1982）
の597-602ページにより詳細に説明されている。
【０００６】ディザ処理は人間の目の混色動作による色
解像度のみかけの増大に依存するものであるが、ディザ
処理に他の技術を組み合わせて用いて８ビットグラフィ
ックス装置に“ツルーカラー”能力を持たせようとする
ことがある。かかる技術をここでは“画素符号化”技術
と総称する。かかる技術の一つに色の復元として知られ
るものがある。色の復元をディザ処理と組み合わせて用
いるときの目的は、基本的には、この色の復元を行なわ
ない場合には人間の目で行なわなければならない混色動
作をコンピュータグラフィックスシステム自体に行なわ
せることである。したがって、色復元の効果はグラフィ
ックスシステムのユーザーが表示画像を遠くから見るこ
となくディザ処理の利点を得ることができることである
（色復元については、Hewlett-Packard Technical Jour
nal（1995年４月）のAnthony C. Barkansの“HP Color
Recovery Technology”にさらに詳細に説明されてい
る）。たとえば、２×16画素の窓領域を有する色復元
“フィルター”を構成することができる。フレームバッ
ファから表示画像を検索する過程で、この２×16画素の
窓領域を画素単位でこの画像全体上で移動させることが
できる。この処理の利点は各画素の色強度値をその窓領
域内の隣接する画素の色強度値と比較して適宜調整する
ことができることである。
【０００７】フレームバッファからの検索時のある特定
の画素の赤の色強度値が0から７までの任意の数である3
-3-2のシステムについて考察する。そのとき処理される
画素の赤の値が５であると仮定する。さらに、この２×
16の窓領域内の他のすべての隣接画素の赤の値も５であ
るものと仮定する。色復元処理はこの窓領域内の32の画
素のすべての赤の値の和を求め、この和を処理中の画素
に割り当てる。その結果、処理中の画素の赤の値として
160(＝２×１６×５）の値が割り当てられる。一方、こ
の窓領域内の画素の半分の赤の値が２であり、この窓領
域内の画素の他の半分の赤の値が３であるものと仮定す
る（これらの値はエッジができないような分布となって
いるものと仮定する。）この32画素の窓領域内の赤の値
の和は80となる。したがって、処理中の画素には80（＝
（２＋３）／２×（２×１６））の赤の値が割り当てら
れる（この窓両域内にエッジが検出された場合、そのエ
ッジのスミアリングを防止するために加算を行なう前に
そのエッジの処理中の画素の反対側にある値を他の値に
置き換えることができる）。
【０００８】以上の説明から、上述した色復元処理を用
いる3-3-2グラフィックスシステムにおいては、色復元
出力上の赤あるいは緑の最大強度値は224であり、青の
色復元出力上の最大値は96であることがわかる。これ
は、3-3-2のシステムにおいては、フレームバッファに
は赤あるいは緑については３ビット、青については２ビ
ットしか記憶されないためである。３ビットで表現しう
る最大の数は７であり、２ビットで表現しうる最大の数
は３である。赤および緑については、したがって、32画
素色復元フィルター内の各画素に入れることのできる最
大値は７である。色復元フィルター内のこれらの32の画
素上でその和を求めると、色復元出力上での赤あるいは
緑の最大値は224（＝２×１６×７）となる。青につい
ても同様である。フレームバッファには２ビットしか記
憶されないため、32画素色復元フィルター内の各画素に
入れることのできる最大値は３である。色復元フィルタ
ー内のこれらの32の画素上でその和を求めると、色復元
出力上での青の最大値は96（＝２×１６×３）となる
（実際には、青の色復元出力は左に１ビット桁送りさ
れ、これによって最大出力は96から192に倍増され、0-2
55の所望の出力範囲に対するより高い近似が得られ
る）。
【０００９】つまり、この問題点から、色強度を表現す
るのに利用可能なダイナミックレンジが小さくなるとい
う結果が生じる。始めに、グラフィックスシステムへの
入力として“ツルーカラー”画素色強度が供給され、そ
れぞれの強度値のとりうる範囲は赤、緑および青につい
て0-255である。しかし、ディザ処理、切り捨ておよび
色復元の後では、赤および緑のとりうる値の範囲は0-22
4に過ぎず、青のとりうる値の範囲は0-96（あるいは青
の値を左に１ビット桁送りした場合0-192）に過ぎな
い。いずれの場合にも、始めの“ツルーカラー”の0か
ら255のダイナミックレンジのかなりの連続する部分が
失われる、この問題は色復元出力を用いて表示装置を駆
動する８ビットDACへの入力を供給するときに顕著とな
る。各DACの全入力範囲の一部だけが用いられ、その結
果色性能の低下が生じる。そこで、DACのフル出力が0-2
55の範囲の入力を必要とするとき、これらの縮小された
範囲を用いていかに８ビットDACをその全出力範囲にわ
たって線形に駆動するかが問題となる。
【００１０】グラフィックスシステムにおいてルックア
ップテーブルを用いてこの問題を解決しようとするいく
つかの試みが行なわれている。説明を簡単にするため
に、入力範囲を0-10とし、これを用いて全入力範囲が0-
15の４ビットDACを駆動し、このDACの全出力範囲を線形
動作させて利用したいという期待のもとにかかる従来の
対策のそれぞれを説明する（この説明は、入力範囲が0-
192あるいは0-224であり、８ビットDACを0-255の全出力
範囲にわたって線形駆動しようとする上述した実際の問
題と対比されたい。）
【００１１】第１の従来の対策は、ルックアップテーブ
ルを用いて0-10の小さい入力範囲をDAC入力に供給する
前に入力された元の値0-10を0-15の全範囲に写像し直す
というものである、このとき、入力範囲は非整数3/2で
スケーリングしなければならない。始めに入力された値
（元の入力値あるいは元の値）にこの方法を適用したば
あいの希望値、写像された値、ステップサイズ、写像さ
れた値から希望値をひいた値である誤差を下の表１に示
す。
【００１２】
【表１】
【００１３】表１の“写像された値”の欄からわかるよ
うに、整数型システムでは小数点以下のすべての桁が切
り捨てられる。したがって、入力範囲を3/2でスケーリ
ングすることによって、その結果には非線形性が生じ
る。出力ステップサイズは１から２まで変動する非常に
不均一なものであり、二乗和誤差は1.25となる。上述し
た８ビットグラフィックスシステムにこのスケーリング
法を適用するには0-192の青の入力範囲に4/3（非整数）
を掛けて0-255の所望のレンジを得なければならない。
同様に、0-224の赤および緑の入力範囲には8/7（同じく
非整数）を掛けて0-255の所望のレンジを得なければな
らに。８ビットグラフィックスシステムは整数型である
ため、例に見られたものと同じ誤差および不均一なステ
ップサイズという問題が発生する。
【００１４】第２の従来の対策として、入力の再スケー
リングを一切行なわず、単に出力を失われたダイナミッ
クレンジの可視的な影響が最小限になるように変換する
というものがある。この技術を用いると、誤差は出力ス
ケールの一番上あるいは一番下に割り当てる、あるいは
出力スケールの一番上と一番下の間に均等に分配するこ
とができる。かかる方法をそれぞれ下の表２に写像され
た値“A”、“B”および“C”として示す。
【００１５】
【表２】
【００１６】表２に示すように、“A”マッピングは恒
等関数である。これは、ルックアップテーブルの使用を
不要にするために選択される。あるいは出力スケールの
下端より上端で誤差の許容度が高い用途で選択される。
一方、“B”マッピングは出力スケールの下端に誤差を
割り振るものであり、実施にはルックアップテーブルを
必要とする。“C”マッピングは誤差を出力スケールの
上端と下端に均等に分配しようとするものである。この
マッピングによれば全誤差が“A”および“B”マッピン
グより小さくなり、出力範囲の中心付近で最も精度が高
くなる。これら３つの方法はそれぞれ出力ステップサイ
ズが一定となる程度の線形性を保つものではあるが、表
１に示すスケーリング法よりもはるかに大きな全誤差が
発生する。
【００１７】上述した８ビットグラフィックスシステム
にこのデータ変換法を適用する場合にも同じ問題が生じ
る。ステップサイズは均一になるが、誤差は依然として
大きく、スケールの端部で少なくとも15単位の誤差があ
り、31にもおよぶ場合がある。この大きさの誤差は赤お
よび緑の値の全範囲の1/8に相当し、青の場合にはこれ
はさらに深刻である。
【００１８】第３の従来の対策は入力数のより多い（解
像度の高い）DACを用いて同じ出力範囲を生成するとい
うものである。たとえば、下の表３には表１および表２
に用いた４ビットDACの代わりに５ビットDACを用いた結
果を示す。
【００１９】
【表３】
【００２0】表３に示すように、この第３の方法によれ
ば、完全な線形性を有し誤差のない所望の結果が得られ
る。しかし、この方法には２つの問題がある。第１に、
５ビットDACは４ビットDACに比べてはるかに複雑かつ高
価である。第２に、この方法ではルックアップテーブル
の出力とDACの入力の間のすべての構成要素と処理によ
り大きなデータ経路が必要である。これら２つの問題は
上述した８ビットグラフィックスシステムの場合にはさ
らに大きな影響を与える。８ビットシステムにおいて同
様の性能の改善を得るためには、設計者は11ビットある
いは12ビットのDACと８ビットDAC上の11ビットあるいは
12ビットのデータ経路および８ビットのデータ経路を選
択しなければならない。ほとんどの場合、DACとデータ
経路の大型化による複雑性とコストの増大が許容できな
いものとなる。
【００２１】したがって、利用可能な入力範囲が可能な
DAC入力の全範囲より小さく、かかる利用可能な入力値
をDAC全入力範囲にマッピングし直すさいに入力を非整
数でスケーリングする必要があるとき、DAC出力のダイ
ナミックレンジ全域を線形生成するためのより効率的な
方法および装置が必要とされている。
【００２２】
【課題を解決するための手段】一実施例において、本発
明はデジタル入力値を非整数でスケーリングし、アナロ
グ出力を生成する方法からなる。この方法では、一方が
スケーリングされたデジタル入力値の整数部を表わし、
他方がスケーリングされたデジタル入力値の小数部を表
わす２つのアナログ値を生成し、これらを加算する。ま
ず、デジタル入力値に非整数を掛けた結果の整数部を表
わす整数値が生成される。次に、この整数値に線形比例
する第１のアナログ出力が生成される。同時に、この整
数値が復号され、この復号に応じて第２のアナログ値が
生成される。この第２のアナログ値はスケーリングされ
たデジタル入力値の小数部を表わす補償値である。この
補償値が第１のアナログ値に加算されて最終的なアナロ
グ出力が生成される。
【００２３】他の実施例において、本発明はn-ビット入
力値の非線形デジタル・アナログ変換を実行する装置か
らなる。この装置は入力値のn個のビットのそれぞれに
応じてこの入力値に比例する線形アナログ出力を生成す
る手段を有する。また、この装置は入力値のn個のビッ
トの一部あるいはすべてに結合された、ある種の状態を
同定するデコーダ回路を有する。このデコーダ回路は、
前記の状態のいずれかが同定されたとき、前記の線形ア
ナログ出力が変更され、それによってデジタル・アナロ
グ変換器が非線形になるように前記の線形アナログ出力
を変更する手段を制御する。一実施例において、このデ
コーダ回路および変更手段は第１の状態が同定されたと
きアナログ出力に第１の補償値を加算し、第２の状態が
同定されたとき第２の補償値を加算し、第３の状態が同
定されたとき両方の補償値を加算するように設計するこ
とができる。この装置は電流源型のデジタル・アナログ
変換器として、あるいは抵抗ラダー型のデジタル・アナ
ログ変換器として実施することができる。変更手段をデ
ィスエーブルにしてこの装置を線形デジタル・アナログ
変換器として動作させることもできる。
【００２４】他の実施例において、本発明は、コンピュ
ータグラフィックスシステムにおいて色強度値を処理す
る方法であって、前置グラフィックス処理によって色強
度値のダイナミックレンジを表示装置を駆動するDACの
全入力範囲より小さい範囲に縮小する方法からなる。色
強度値は１より大きい非整数によって拡大され、この強
度値のダイナミックレンジはDACの所望の全入力範囲を
より良好に近似することになる。しかし、これによって
必然的に誤差が生じる。これは、非整数によってスケー
リングすることによってその積は整数部と小数部の両方
を有するものになるためである。この整数部に比例する
第１のアナログ出力が生成される。また、この整数部は
復号され、この復号に応じて第２のアナログ出力が生成
される。この第２のアナログ出力は前記の小数部を表わ
す。第１および第２のアナログ出力が組み合わせられ、
この組み合わせられたアナログ出力を用いて表示装置が
駆動される。
【００２５】
【発明の実施例】図１のように抵抗値の増大するラダー
ネットワークを用いて線形DACを構成することができる
ことが知られている。この方法で８ビットの数をアナロ
グ電圧に変換するために、（フィードバック抵抗器Rfに
加えて）８つの抵抗器が選択され、それぞれがその左に
ある抵抗器の２倍の抵抗値を有し、左端の抵抗器はRfの
２倍の値を有する。これによって、入力データの復号が
不要であり、スイッチS1-SNを入力データバイトの個々
のビットによって制御することができる。各ビットが立
てられると、対応するスイッチが閉じ、この回路によっ
てv0に比例電圧が加えられ、その個々の結果の総和によ
って入力データバイトの大きさのアナログ表現が得られ
る。
【００２６】また、一連の電流源を用いて線形DACを構
成しうることが知られている。図２に示すように、かか
るDACは、各電流源がその隣にある電流源の２倍の電流
を供給するように設計されているという点で図１のDAC
と同様である。８ビットの数を変換するには、各電流源
を入力データバイトのビットの１つによってオン/オフ
されるように構成することができる。入力データの各ビ
ットが立てられると、対応する電流源がオンされ、負荷
抵抗器RLに比例する電流量が送られる。活動状態のすべ
ての電流源からの電流の総和が負荷抵抗器で得られ、オ
ームの法則にしたがって出力電圧voutに変換され、その
結果入力データバイトの大きさのアナログ表現が得られ
る。
【００２７】従来、DACを用いてアナログ出力を生成す
るいかなるデジタル・システムにおいても、すべての入
力に対して可能なかぎり線形出力を生成するDACを用い
ることによって最も精度の高い結果が得られると考えら
れていた。このような理由から、図１および図２の設計
には固有の精度の不足が見られる。たとえば、図１およ
び図２の設計では、127から128に変化するとき、下位の
７つの電流源（すなわち抵抗値）がすべてオフされ、そ
の代わりに１つの最上位の電流源（すなわち抵抗値）が
オンされる。理論的には、この１つの最上位の電流源
（すなわち抵抗値）と７つの下位電流源（すなわち抵抗
値）の和の大きさの差はDAC出力の最小の増分に正確に
対応する。実際には、大きな電流源（すなわち抵抗値）
をこのように高精度に製造することは困難であるため、
かかる結果を得ることは非常に困難である。相対的な大
きさの相違がこのように大きい単位間の切り換えを伴な
わずに変化する場合には精度をより容易に得ることがで
きることが知られている。かかる認識から図３に示す方
法が考案された。
【００２８】図３において、DAC 310はデコーダ312、デ
コーダ出力レジスタ群314、差動ドライバ群316a-316n、
および単位電流源モジュール群318a-318nを有する。デ
コーダ312の入力は入力データレジスタ317に接続され、
入力データレジスタ317は入力データ源（図示せず）に
接続されている。DAC 310の出力は負荷抵抗器RLを介し
て接地されている。図２のDACの場合と同様に、負荷抵
抗器RLは活性状態の単位電流源モジュール318a-318nか
らの電流の和を求め、これをオームの法則にしたがって
出力電圧voutに変換し、その結果入力データバイトの大
きさのアナログ表現が得られる。
【００２９】それぞれの単位電流源モジュール318内に
は、単位電流源320、２つのpチャンネルトランジスタ32
2および324、および“ダンプ”抵抗器326がある。動作
時には、それぞれの単位電流源320は常にオン状態であ
る。デコーダ312が単位電流源モジュール318のうちの１
つに対応する差動ドライバ316の制御信号328を生成する
と、選択された差動ドライバ316がpチャンネルトランジ
スタ322をオンさせ、pチャンネルトランジスタ324をオ
フさせ、これによって負荷抵抗器RLに単位電流を送る。
一方、制御信号328が生成されない場合、差動ドライバ3
16は状態を変化させ、pチャンネルトランジスタ322をオ
フさせ、pチャンネルトランジスタ324をオンさせ、その
結果単位電流源320からの電流を“ダンプ”抵抗器326を
介してグラウンドに流す。
【００３0】さらに背景を説明すると、デコーダ312は、
その全体の大きさが単位電流源318の一部が最下位の電
流源より大きいがたとえば16個の単位電流源以下である
バンクにグループ化されるように設計することができる
ことが知られている。このようにして、入力データバイ
ト値が0から255まで増分するにつれて、各電流源バンク
がインクリメンタルにオンされることによって多数の小
さな電流源が突然オフされより大きな電流源がオンされ
るときに発生する精度の問題を防止するように実施する
ことができる。この形態の復号を“温度計”型復号と呼
ぶこともある。
【００３１】さらに背景説明として、米国電子工業会は
CRT等のRGB表示装置の動作に関する規格RS343として周
知の規格を発布した。この規格では、それぞれが0から6
60.6 mVの範囲を有する３つのアナログ値を用いて赤、
緑および青の色強度を指定するものとしている。したが
って、８ビットDACを用いて赤、緑あるいは青の必要な
範囲のアナログ値を供給する場合、0-255の入力範囲は0
-660.6 mVの出力範囲に対応しなければならない。これ
は、DACのアナログ出力の最小増分（すなわち大きさの
最小の変化）が2.59 mVとなることを意味する。つま
り、図３に示すような８ビットDACをRS343にしたがった
態様で使用する場合、DACに供給される入力値の最下位
ビットの変化はDACのアナログ出力の最小の大きさの変
化、2.59 mVに等しい変化に対応するものでなければな
らない。通常、３つのチャンネルR、GおよびBのそれぞ
れに対するモニター結線の等価抵抗は37.5オームであ
る。したがって、アナログ出力の最小の変化2.59 mVは6
9.1マイクロアンペアに等しい最小電流単位に対応す
る。図３の回路では各電流源320はかかる態様で使用す
るには69.1マイクロアンペアを供給するように設計しな
ければならない。また、RS343規格はR、GおよびBの各ア
ナログ出力にブランキング制御信号（アナログ信号）を
重畳し、Gアナログ出力に同期制御信号（同じくアナロ
グ信号）を重畳することを規定している。
【００３２】［非線形DACの構造および動作］図４は本
発明にしたがって構成された非線形DAC 4００の回路図
である。非線形DAC 4００はその入力で通常は入力デー
タレジスタ417から８ビットデータバイトを受け取るよ
うに構成された線形DAC 410を有する。線形DAC 410は図
３の回路設計にしたがって構成されている。ただし、好
適には各pチャンネルトランジスタ324は自己のダンプ抵
抗器326に接続する代わりにダンプバス（図示せず）に
接続される。このダンプバスは１つのダンプ抵抗器326
を介してオンチップ接地されている。このレイアウトに
よって図３の回路と同じ結果をより少ない抵抗器を用い
て得ることができる。デコーダ412がデコーダ出力レジ
スタ414にラッチされる制御信号によって差動ドライバ4
16を制御するように構成されている（デコーダ出力レジ
スタ414は復号中の遷移出力のDAC出力への影響を防止す
る）。差動ドライバ416は図３の回路についての上の説
明したように単位電流源モジュール418を制御する。各
単位電流源モジュール418は選択されると負荷抵抗器RL
に電流Iを供給する（RS343準拠の実施態様では、Iは69.
1マイクロアンペアでなければならない）。
【００３３】非線形DAC 4００はまた第２のデコーダ413
と第２のデコーダ出力レジスタ群415とを有する。デコ
ーダ413の入力は入力データビット１および２にのみ接
続され、ビット0が入力データバイトの最下位ビットで
ある。デコーダ出力レジスタ415の出力は、差動ドライ
バ419の制御入力に接続され、差動ドライバ419は電流源
モジュール420および422を動作させる。電流源モジュー
ル420および422は電流源モジュール418と同様に構成さ
れる。ただし、モジュール420および422のそれぞれから
供給される電流の大きさは単位電流Iより小さい（ま
た、上述したように、モジュール420および422内のダン
プ抵抗器を介して接地されたpチャンネルトランジスタ
は好適には前述したダンプバスに接続され、別々のダン
プ抵抗器ではなく共通のダンプ抵抗器を介してオンチッ
プ接地される。電流源モジュール420および422の出力は
補償値として作用し、電流源モジュール418の出力に接
続される。モジュール420および422が選択されると、こ
れらによって供給される電流が線形DAC 4００によって
抵抗器RLにすでに供給されている電流に加わる。したが
って、ビット１および２が復号された状態に対応するす
べての入力値について、このDACの線形出力はこの加え
られる補償値によって非線形出力に変換される。デコー
ダ413にはイネーブル入力424が設けられている。デコー
ダ413がディスエーブルにされると、非線形DAC 4００は
従来の線形DACと同様に動作する。しかし、デコーダ413
がイネーブルされると、DAC 4００は上述した非線形態
様で動作する。
【００３４】［コンピュータグラフィックスシステムに
おける非線形DACを用いた誤差補償］図５はコンピュー
タグラフィックスシステム内で色強度値を処理するよう
に構成された非線形RGB出力システム530の回路図であ
る。図５の構成では、赤、緑および青の入力データがホ
ストコンピュータあるいはグラフィックスシステムによ
ってそれぞれ入力データレジスタ517R、517Gおよび517B
に供給される。負荷抵抗器RLはCRTモニター結線によっ
て供給される等価抵抗（通常37.5オーム）に対応する。
非線形RGB出力システム530は、それぞれの入力が対応す
る入力データレジスタ517に接続された３つの非線形DAC
5００R、5００Gおよび5００Bを有する。非線形DAC 5０
０R、5００Gおよび5００Bはそれぞれ前述した図４の非
線形DACと同様に構成される。ただし、図５の電流源モ
ジュールおよびデコーダの詳細は次の通りである。
【００３５】各電流源モジュール518によって供給され
る電流の大きさはアナログ出力voutの最小増分の大きさ
に対応しなければならない。つまり、入力データバイト
の最下位ビットの変化は単位電流源518の１つの起動あ
るいは起動解除に対応するものでなければならない。単
位電流源518の１つが起動あるいは起動解除されるとア
ナログ出力voutが最小増分だけ増大あるいは減少する。
一方、電流源モジュール520によって供給される電流の
大きさは各電流源モジュール518によって供給される電
流の大きさの0.3倍でなければならず、電流源モジュー
ル522によって供給される電流の大きさは各電流源モジ
ュール518によって供給される電流の大きさの0.6倍でな
ければならない。このように、電流源モジュール520が
起動されると、対応するアナログ出力voutが最小増分の
0.3倍だけ増大する。同様に、電流源モジュール522が起
動されると、対応するアナログ出力voutが最小増分の0.
6倍だけ増大する。電流源モジュール520および522の両
方が同時に起動されると、対応するアナログ出力voutが
最小増分の0.9倍だけ増大する。
【００３６】当業者には、従来のモニターを駆動するよ
うに構成されたあらゆるRGB表示システムは“SYNC”や
“BLANK”といった制御信号（図示せず）を有すること
は理解されよう。
【００３７】図６は図５の非線形DAC 510Rおよび510Gの
好適な復号法を示す回路図である。デコーダ513Rおよび
513Gはデコーダ613のように構成しなければならない。
同様に、レジスタ515Rおよび515Gはレジスタ615のよう
に構成しなければならない。デコーダ613は２つのANDゲ
ート602および603を有し、それぞれのANDゲートはイネ
ーブル信号624に接続された１つの入力を有する。ANDゲ
ート602は入力データバイトのビット１に接続された１
つの入力を有する。 ANDゲート603は入力データバイト
のビット２に接続された１つの入力を有する（入力デー
タバイトのビット0は最下位ビットである）。図示する
ように、ANDゲート602の出力はレジスタ604および差動
ドライバ619を介して電流源モジュール620を制御する。
ANDゲート603の出力はレジスタ605および他の差動ドラ
イバ619を介して電流源モジュール622を制御する。
【００３８】図７は図５の非線形DAC 510Bの好適な復号
法を示す回路図である。デコーダ513Bはデコーダ713の
ように構成しなければならない。同様に、レジスタ515B
はレジスタ715のように構成しなければならない。デコ
ーダ713は２つのANDゲート702および703を有し、それぞ
れのANDゲートはイネーブル信号724に接続された１つの
入力を有する。ANDゲート702は入力データバイトのビッ
ト１に接続された１つの入力を有する。 ANDゲート703
は入力データバイトのビット２に接続された１つの入力
を有する（入力データバイトのビット0は最下位ビット
である）。図示するように、ANDゲート702の出力はレジ
スタ705および差動ドライバ719を介して電流源モジュー
ル722を制御する。ANDゲート703の出力はレジスタ704お
よび他の差動ドライバ719を介して電流源モジュール720
を制御する。説明の便宜のため、下記の表４に示す真理
値表によって、デコーダ513R、513G、513Bおよびそれに
よって制御される対応する電流源モジュール520および5
22の好適な動作を示す。
【００３９】
【表４】
【００４0】図８は非線形DACを用いて誤差補償を行なう
ように構成されたグラフィックスシステムを有するコン
ピュータ8００を示す。非線形RGB出力システム830はモ
ニター828のR、GおよびB入力を駆動し、図５から図７を
参照して前述した非線形RGB出力システム530と同様に構
成しなければならない。ホストシステム802およびグラ
フィックスシステム804はグラフィックス表示システム
に用いる色強度値を生成することのできる任意のコンピ
ュータシステムとすることができる。たとえば、ホスト
システム802およびグラフィックスシステムインターフ
ェース804はグラフィックスアダプタを有する従来のパ
ーソナルコンピュータシステムあるいはワークステーシ
ョンとすることができる。図８のフレームバッファメモ
リ814は８ビットの深さを有し、赤および緑については
１画素あたり３ビットの色強度情報、青については１画
素あたり２ビットの色強度情報を記憶する（3-3-2フォ
ーマット）。一方、ホストシステム802およびグラフィ
ックスシステムインターフェース804は赤、緑および青
のチャンネルのそれぞれについて１画素あたり８ビット
の色強度（合計で１画素あたり24ビット）を供給する。
【００４２】これらの８ビット値は図示するように縮小
システム806、807および808に供給される。縮小システ
ム806、807および808の機能はディザ処理および切り捨
てに先だって色強度値のダイナミックレンジを縮小する
ことである（ある色強度値に含まれる情報をディザ処理
および切り捨てに先だってより小さなダイナミックレン
ジに圧縮すると、切り捨て処理における情報の損失が少
なくなることがわかっている）。好適には、縮小システ
ム806および807は赤および緑の入力ダイナミックレンジ
を7/8に縮小するように構成され、縮小システム808は青
の入力ダイナミックレンジを3/4に縮小するように構成
される。したがって、この縮小処理の結果、赤および緑
のダイナミックレンジは0-255から0-223に、青のダイナ
ミックレンジは0-255から0-191に縮小される。
【００４３】実際には、この縮小機能はホストシステム
802あるいはグラフィックスシステムインターフェース8
04内のソフトウエアで実行することができる。あるい
は、この縮小機能を桁送りおよび減算を用いてハードウ
エアで実行することによってより高い速度を得ることが
できる。図９には入力データバイトを右に３ビット桁送
りし、もとの数からこの桁送りされた結果を減算しても
との数の7/8倍に相当する結果を得る回路を示す。図10
には入力データバイトを右に２ビット桁送りし、もとの
数からこの桁送りされた結果を減算してもとの数の3/4
倍に相当する結果を得る回路を示す。
【００４４】各チャンネルのダイナミックレンジがこの
縮小処理で縮小された後、色強度値に対して図８の81
0、811および812に示すように周知の方法でディザ処理
および切り捨てを行なうことができる。図示するシステ
ムでは、赤および緑の値はそれぞれ８ビットから３ビッ
トに切り捨てられ、青の値は８ビットから２ビットに切
り捨てられる。ディザ処理および切り捨ての後、これら
の値は3-3-2フォーマットで１画素あたり８ビットずつ
フレームバッファメモリ814に記憶される。これらの画
素値はフレームバッファメモリ814から連続的に検索さ
れ、画素符号化処理816、817および818に供給される。
好適には、画素符号化処理816、817および818は前述し
た色復元処理と同様に実行される。しかし、この色復元
処理の出力においては、色強度のダイナミックレンジは
多少圧縮された状態のままであることに注意しなければ
ならない。上述した理由から、赤および緑の値の色復元
後のダイナミックレンジは0-224であり、青の値のダイ
ナミックレンジは0-192である（処理のこの時点におい
ては、青の値は偶数のみである。これは、前述したよう
に、これらの値は、その範囲が0-255の所望の範囲をよ
りよく近似するように色復元フィルターの出力において
左に１ビット桁送りされるためである。
【００４５】したがって、本発明のシステムではルック
アップテーブル820、821および822を非線形DAC 824、82
5および826と組み合わせて用いて、圧縮されたダイナミ
ックレンジを非線形RGB出力システム830への入力として
供給する前に0-255のダイナミックレンジ全域に写像し
直す。下の表５は“ルックアップテーブル出力”の欄に
ルックアップテーブル820および821の実施に好適に用い
られる値を示す。表５の出力欄の値の計算式は次の通り
である。 ルックアップテーブル出力（アドレス）＝ 積の整数部
（アドレス*8/7）
【００４６】
【表５】
【００４７】表５からわかるように、アドレス225-255
のルックアップテーブル出力はすべて255に固定するこ
とができる、すなわち上述したシステムでの使用では問
題にならない。これは、赤および緑の色復元出力（した
がってルックアップテーブル入力）は224を越えないた
めである。下の表６は“ルックアップテーブル出力”の
欄にルックアップテーブル822の実施に好適に用いられ
る値を示す。表６の出力欄の値の計算式は次の通りであ
る。 ルックアップテーブル出力（アドレス）＝ 積の整数部
（変換済アドレス*4/3）。
【００４８】
【表６】
【００４９】表６の“変換済アドレス”という用語は、
前述したように0-96のダイナミックレンジを有する青の
色復元の出力は左に１ビット桁送りされて、このレンジ
が0-96から0-192に倍増されていることを指す。表６か
らわかるように、アドレス193-255のルックアップテー
ブル出力はすべて255に固定することができる、すなわ
ち上述したシステムでの使用では問題にならない。これ
は、青の色復元出力（したがってルックアップテーブル
入力）は192を越えないためである。
【００５０】図８のシステムの動作原理についてまず表
５を次に表６を参照して説明する。表５に示すように、
“希望値”欄の数は（アドレス）×（8/7）の正確な積
を表わす。ルックアップテーブルには整数のみが記憶さ
れるため、“ルックアップテーブル出力”の値の多くは
誤差を含む。これは、演算結果の小数部が切り捨てられ
ているためである。この誤差は“未補償誤差”として示
す欄に記載されている。“ルックアップテーブル出力”
欄の値が線形DACの入力に供給され、RGBモニターが駆動
されると、この誤差は表示に反映され、ステップサイズ
は“未補償ステップサイズ”として示す欄に記載する通
りになる。図示するように、ステップサイズは1.0から
2.0の範囲で変動する。グラフィックス表示におけるこ
の大きさのステップサイズのサーボ制御システムは人間
の目で容易に検出しうるものである。”補償値”として
示す欄の数値は表４に示す真理値表にしたがう。
【００５１】赤および緑については、デコーダ513Rおよ
び513G（およびそれらに制御される対応する電流源モジ
ュール520および522）は、ルックアップテーブル出力の
ビット１が立てられるとDAC出力にDACの最小増分の0.3
倍の補償値が加算されるように動作する。ルックアップ
テーブル出力のビット２が立てられると、DACの最小増
分の0.6倍の補償値がDAC出力に加算される。ルックアッ
プテーブル出力のビット１および２の両方が立てられる
と、0.3および0.6の補償値の両方がDAC出力に同時加算
され、全補償値は0.9となる。“補償済DAC出力”として
示す欄には、補償値が加算された後の非線形DACの最終
出力が記載されている。“補償済誤差”として示す欄と
“未補償誤差”として示す欄の比較からわかるように、
この非線形DACの出力は（線形DACの出力に対応する）ル
ックアップテーブルの出力より所望の値にはるかに近
い。対象とする全範囲（入力0-224）における表５の補
償済全二乗和誤差は約1.7であり、未補償の場合の全二
乗和誤差は59.4である。さらに、“補償済ステップサイ
ズ”の欄には、本発明のシステムの最小ステップサイズ
が1.0、最大ステップサイズがわずかに1.3、その差が0.
3に過ぎないことを示す。グラフィックス表示における
このように小さなステップサイズの差は人間の目で検出
することは非常に困難である。さらに、かかる結果を８
ビットシステムにおいて、11あるいは12ビットの線形DA
Cのサイズ、コストおよび複雑性を一切加えることなく
得ることができた。
【００５２】表６に示す結果は表５に示す結果に類似し
ている。“未補償誤差”欄には“ルックアップテーブル
出力”と“希望値”の差が記載されている。“未補償ス
テップサイズ”欄からわかるように、未補償のステップ
サイズは２から３の範囲で変動し、その差は1.0であ
る。“補償値”として示す欄の数は表４に示す真理値表
にしたがう。青については、ルックアップテーブル出力
のビット１が立てられるとDAC出力にDACの最小増分の0.
3倍に等しい補償値が加算される。ルックアップテーブ
ル出力のビット２が立てられると、DACの最小増分の0.6
倍に等しい補償値がDAC出力に加算される（この例で
は、ルックアップテーブル出力にビット１および２の両
方が立てられるパターンは青のチャンネル上では発生し
ない）。“補償済誤差”として示す欄と“未補償誤差”
として示す欄の比較からわかるように、この非線形DAC
の出力は（線形DACの出力に対応する）ルックアップテ
ーブルの出力より所望の値にはるかに近い。対象とする
全範囲（入力0-192）における表６の補償済全二乗和誤
差は約0.178であり、未補償の場合の同範囲における全
二乗和誤差は30.15である。本発明のシステムの最小ス
テップサイズは2.6、最大ステップサイズは2.7、その差
はわずかに0.1である。この場合も、かかる結果を８ビ
ットシステムにおいて、11あるいは12ビットの線形DAC
のサイズ、コストおよび複雑性を一切加えることなく得
ることができた。
【００５３】また、デコーダ513R、513Gおよび513Bへの
イネーブル入力524によって非線形RGB出力システム530
のフレキシビリティがいかに増大するかがわかる。これ
らのイネーブル入力は非線形RGB出力システム530が２つ
の異なるモードで動作することを可能とし、またそれに
よって非線形RGB出力システム530をディザ処理および色
復元を採用していないコンピュータグラフィックスシス
テムに使用することを可能にする。たとえば、デコーダ
513R、513Gおよび513Bをディスエーブルにすることによ
って、非線形RGB出力システム530は線形RGB出力システ
ムと同様に動作し、“ツルーカラー”強度値（ダイナミ
ックレンジが当然0-255の範囲であるため表示に先だっ
て拡大・縮小の必要がない）の処理に用いることができ
る。また、非線形RGB出力システム530は通常動作中に
“ツルーカラー”モードと色復元モードの間で交互に切
り替わるコンピュータグラフィックスシステムに使用す
ることができる。かかるシステムでは、デコーダ513R、
513Gおよび513Bはシステムが“ツルーカラー”モードで
動作しているときにはディスエーブルにされ、システム
が色復元モードで動作しているときにイネーブルにされ
る。
【００５４】以上、本発明をそのさまざまな実施例を参
照して詳細に説明したが、ここに説明した実施例は例と
して掲げたものに過ぎず、本発明を限定するものではな
い。当業者には、特許請求の範囲とその均等物によって
定められる本発明の精神と範囲から逸脱することなく、
かかる実施例の形態やその細部にさまざまな変更を加え
うることは明らかであろう。
【００５５】たとえば、上記の実施例の赤、緑および青
の３つのチャンネルのすべてについて同じ補償値0.3お
よび0.6を選択したことに注意しなければならない。表
５および表６に記載する数からわかるように、青に対す
る赤および緑とは異なる補償値の選択および/またはル
ックアップテーブル出力の３つ以上のビットの復号を行
なうことによってより精度の高い結果を得ることができ
る。しかし、かかる最適化には犠牲が伴なうものと考え
られる。すなわち、３つのチャンネルすべてに同じ値を
用いることによって製造スケールの経済性を達成するこ
とができ、また３つ以上ではなく２つのビットを復号す
ることによって復号論理の複雑性が大幅に低減される。
上述した実施例では、補償値はさまざまな補償値を反復
的に選択し、赤、緑および青についてその結果を計算
し、その後他の補償値群を選択しその結果を比較するこ
とによって決定された。最も均一なステップサイズで
赤、緑および青について全体的誤差が最も小さくなく値
が最終的には選ばれる（たとえば、補償値0.25および0.
50がまず試され、次に1/3および2/3の値が試された。最
後に、値0.3および0.6が試され承認された。
【００５６】また、本発明の非線形DACはフレームバッ
ファ内で3-3-2以外のフォーマットを用い、また上述し
た色復元システム以外のものを用いるコンピュータグラ
フィックスシステムにおける誤差の補償にも用いること
ができる（たとえば、色復元システムの出力上での色強
度値のダイナミックレンジは図８に示すものとは異なる
場合があり、またフレームバッファが3-3-2フォーマッ
トではなく4-4-4フォーマットで情報を記憶する場合が
ある）。非線形RGB出力システムによって生成される補
償値を変更し、縮小処理およびルックアップテーブルに
使用される倍率を変更することによって、上述した実施
例をかかる代替的システムに簡単に適用することができ
る。
【００５７】さらに、本発明はモノクロあるいは白黒コ
ンピュータグラフィックスシステムにおいてもカラーコ
ンピュータグラフィックスシステムにおける場合と同様
に良好に使用可能であることに注意しなければならな
い。本発明はコンピュータグラフィックスシステム以外
の用途における誤差補償にも用いることができる。
【００５８】以下に本発明の実施態様の一部を記す。 （実施態様１）非整数を用いてデジタル入力値をスケー
リングし、アナログ出力を生成する方法であって、整数
出力値を生成するステップであって、前記の整数出力値
は前記のデジタル入力値に前記の非整数を乗じた結果の
整数部を表わすステップと、前記の整数出力値のすべて
のビットに応答する線形アナログ出力を生成するステッ
プと、前記の整数出力値の少なくとも１つのビットを復
号するステップと、前記の復号ステップに応じて、前記
の線形アナログ出力に第１の補償値を加算するステップ
であって、前記の第１の補償値は前記のデジタル入力値
に前記の非整数を乗じた結果の小数部を表わすステップ
とからなることを特徴とする方法。
【００５９】（実施態様２）実施態様１に記載の方法で
あって、前記の復号ステップにおいて少なくとも第１お
よび第２の状態を復号し、前記の加算ステップにおいて
さらに前記の第１の状態が復号されたとき前記のアナロ
グ出力に前記の第１の補償値を加算し、前記の第２の状
態が復号されたとき前記のアナログ出力に第２の補償値
を加算することを特徴とする方法。 （実施態様３）実施態様２に記載の方法であって、前記
の整数出力値の最下位ビットの変化が前記の線形アナロ
グ出力の最小の大きさを有する変化に対応し、前記の第
１および第２の補償値の大きさはそれぞれ前記の最小の
大きさより小さいことを特徴とする方法。
【００６０】（実施態様４）実施態様３に記載の方法で
あって、前記の復号ステップにおいて復号される前記の
整数出力値のビットはビット１および２のみであり、前
記の整数出力値の最下位ビットはビット0であることを
特徴とする方法。 （実施態様５）実施態様４に記載の方法であって、前記
の非整数は4/3であり、前記の第１の状態はビット２が
立てられビット１が立てられないとき復号され、前記の
第２の状態はビット１が立てられビット２が立てられな
いとき復号されることを特徴とする方法。 （実施態様６）実施態様４に記載の方法であって、前記
の非整数は8/7であり、前記の第１の状態はビット１が
立てられビット２が立てられないとき復号され、前記の
第２の状態はビット２が立てられビット１が立てられな
いとき復号されることを特徴とする方法。
【００６１】（実施態様７）実施態様６に記載の方法で
あって、前記の復号ステップにおいてさらにビット１お
よび２の両方が立てられるとき第３の状態を復号し、前
記の加算ステップにおいてさらに前記の第３の状態が復
号されたとき、前記の第１および第２の補償値の両方を
前記のアナログ出力に加算することを特徴とする方法。 （実施態様８）実施態様６に記載の方法であって、前記
の第１の補償値の大きさは前記の最小の大きさの0.3倍
にほぼ等しく、前記の第２の補償値の大きさは前記の最
小の大きさの0.6倍にほぼ等しいことを特徴とする方
法。 （実施態様９）実施態様５に記載の方法であって、前記
の第１の補償値の大きさは前記の最小の大きさの0.3倍
にほぼ等しく、前記の第２の補償値の大きさは前記の最
小の大きさの0.6倍にほぼ等しいことを特徴とする方
法。
【００６２】（実施態様10）実施態様７に記載の方法で
あって、前記の第１の補償値の大きさは前記の最小の大
きさの0.3倍にほぼ等しく、前記の第２の補償値の大き
さは前記の最小の大きさの0.6倍にほぼ等しいことを特
徴とする方法。 （実施態様11）実施態様１に記載の方法であって、さら
に２値イネーブル入力の状態を検出するステップと、前
記の２値イネーブル入力が一方の表明レベルであること
が検出されると前記の加算ステップをディスエーブルに
するステップと、前記の２値イネーブル入力が他方の表
明レベルであることが検出されると前記の加算ステップ
をイネーブルするステップとを含むことを特徴とする方
法。
【００６３】（実施態様12）実施態様１に記載の方法で
あって、前記の線形アナログ出力は出力電流であり、前
記の第１の補償値は第１の補償電流であり、前記の加算
ステップは前記の第１の補償電流を前記の出力電流に選
択的に加えることからなることを特徴とする方法。 （実施態様13）実施態様１に記載の方法であって、前記
の線形アナログ出力は出力電圧であり、前記の第１の補
償値は第１の補償電圧であり、前記の加算ステップは前
記の第１の補償電圧を前記の出力電圧に選択的に加える
ことからなることを特徴とする方法。 （実施態様14）実施態様１に記載の方法であって、前記
の生成ステップは、前記のデジタル入力値に応じてルッ
クアップテーブルから前記の整数出力値を検索すること
からなることを特徴とする方法。
【００６４】（実施態様15）nビットの入力をデジタル
・アナログ変換する装置であって、前記のnビット入力
のnのビットすべてに応じて線形アナログ出力を生成す
る手段と、前記のnビット入力のnのビットの少なくとも
１つに接続され、デコーダ出力を有するデコーダ回路
と、前記のデコーダ出力に応じて前記の線形アナログ出
力を変化させる手段とからなることを特徴とする装置。 （実施態様16）実施態様15に記載の装置であって、前記
のアナログ出力を変化させる前記の手段は、前記のデコ
ーダ出力に応じて前記のアナログ出力に第１の補償値を
選択的に加算する回路からなることを特徴とする装置。
【００６５】（実施態様17）実施態様16に記載の装置で
あって、前記のデコーダ回路は少なくとも第１および第
２の状態を復号することができ、前記のアナログ出力を
変化させる前記の手段は、前記の第１の状態が復号され
たとき前記のアナログ出力に前記の第１の補償値を選択
的に加算し、前記の第２の状態が復号されたとき前記の
アナログ出力に第２の補償値を加算する回路からなるこ
とを特徴とする装置。 （実施態様18）実施態様17に記載の装置であって、前記
のデコーダ回路はさらに第３の状態を復号することがで
き、前記のアナログ出力を変化させる前記の手段は、さ
らに前記の第３の状態が復号されたとき前記のアナログ
出力に前記の第１および第２の補償値の両方を加算する
回路を有することを特徴とする装置。
【００６６】（実施態様1９）実施態様17に記載の装置
であって、前記のデコーダ回路はそれぞれ前記のnビッ
ト入力のビット１および２に接続された第１および第２
のデコーダ入力を有し、前記のnビット入力のビット0は
前記のnビット入力の最下位ビットであり、ビット１が
立てられビット２が立てられないとき前記の第１の状態
が復号され、ビット２が立てられビット１が立てられな
いとき前記の第２の状態が復号されることを特徴とする
装置。 （実施態様20）実施態様18に記載の装置であって、前記
のデコーダ回路はそれぞれ前記のnビット入力のビット
１および２に接続された第１および第２のデコーダ入力
を有し、前記のnビット入力のビット0は前記のnビット
入力の最下位ビットであり、ビット１が立てられビット
２が立てられないとき前記の第１の状態が復号され、ビ
ット２が立てられビット１が立てられないとき前記の第
２の状態が復号され、ビット１および２の両方が立てら
れるとき前記の第３の状態が復号されることを特徴とす
る装置。
【００６７】（実施態様21）実施態様17に記載の装置で
あって、前記のデコーダ回路はそれぞれ前記のnビット
入力のビット１および２に接続された第１および第２の
デコーダ入力を有し、前記のnビット入力のビット0は前
記のnビット入力の最下位ビットであり、ビット２が立
てられビット１が立てられないとき前記の第１の状態が
復号され、ビット１が立てられビット２が立てられない
とき前記の第２の状態が復号されることを特徴とする装
置。 （実施態様22）実施態様19に記載の装置であって、前記
のnビット入力の最下位ビットの変化が前記の線形アナ
ログ出力の最小の大きさを有する変化に対応し、前記の
第１および第２の補償値の大きさはそれぞれ前記の最小
の大きさより小さいことを特徴とする装置。
【００６８】（実施態様23）実施態様20に記載の装置で
あって、前記の第１の補償値の大きさは前記の最小の大
きさの0.3倍にほぼ等しく、前記の第２の補償値の大き
さは前記の最小の大きさの0.6倍にほぼ等しいことを特
徴とする装置。 （実施態様24）実施態様21に記載の装置であって、前記
のnビット入力の最下位ビットの変化が前記の線形アナ
ログ出力の最小の大きさを有する変化に対応し、前記の
第１および第２の補償値の大きさはそれぞれ前記の最小
の大きさより小さいことを特徴とする装置。
【００６９】（実施態様25）実施態様24に記載の装置で
あって、前記の第１の補償値の大きさは前記の最小の大
きさの0.3倍にほぼ等しく、前記の第２の補償値の大き
さは前記の最小の大きさの0.6倍にほぼ等しいことを特
徴とする装置。 （実施態様26）実施態様18に記載の装置であって、前記
のnビット入力の最下位ビットの変化が前記の線形アナ
ログ出力の最小の大きさを有する変化に対応し、前記の
第１の補償値の大きさは前記の最小の大きさの0.3倍に
ほぼ等しく、前記の第２の補償値の大きさは前記の最小
の大きさの0.6倍にほぼ等しいことを特徴とする装置。
【００７０】（実施態様27）実施態様15に記載の装置で
あって、さらに、２値イネーブル入力に応じて、前記の
線形アナログ出力を変化させる前記の手段をイネーブル
およびディスエーブルにする回路を有することを特徴と
する装置。
【図面の簡単な説明】
【図１】従来の抵抗ラダー型デジタル・アナログ変換器
の回路図である。
【図２】第１の従来の電流源型デジタル・アナログ変換
器の回路図である。
【図３】第２の従来の電流源型デジタル・アナログ変換
器の回路図である。
【図４】本発明の一実施例の非線形デジタル・アナログ
変換器の回路図である。
【図５Ａ】本発明の一実施例の非線形RGB表示システム
の赤関連の部分の回路図である。
【図５Ｂ】本発明の一実施例の非線形RGB表示システム
の緑関連の部分の回路図である。
【図５Ｃ】本発明の一実施例の非線形RGB表示システム
の青関連の部分の回路図である。
【図６】図５Ａ，図５Ｂの赤および緑の非線形デジタル
・アナログ変換器の好適な復号方式実施するための回路
の回路図である。
【図７】図５の青の非線形デジタル・アナログ変換器の
好適な復号方式を実施するための回路の回路図である。
【図８】本発明の一実施例における非線形デジタル・ア
ナログ変換器を用いて誤差補償を行なうように構成され
たグラフィックスシステムを有するコンピュータシステ
ムのブロック図である。
【図９】7/8の乗算を行なう回路の回路図である。
【図１０】3/4の乗算を行なう回路の回路図である。
【符号の説明】
310：DAC 312：デコーダ 314：デコーダ出力レジスタ 316a-n：差動ドライバ 317：入力データレジスタ 318a-n：単位電流源モジュール 320：単位電流源 322、324：pチャンネルトランジスタ 326：ダンプ抵抗器 328：差動ドライバ316の制御信号 4００：非線形DAC 410：線形DAC 412、413：デコーダ 414、415：デコーダ出力レジスタ 416、419：差動ドライバ 417：入力データレジスタ 418：単位電流源モジュール 420、422：電流源モジュール 424：デコーダ413のイネーブル入力 5００R、5００G、5００B：非線形DAC 510B：非線形DAC 513R、513G、513B：デコーダ 515R、515G、515B：レジスタ 517R、517G、517B：入力データレジスタ 518、520、522：電流源モジュール 524：イネーブル入力 530：非線形RGB出力システム 602、603：ANDゲート 604、605：レジスタ 613：デコーダ 615：レジスタ 619：差動ドライバ 620、622：電流源モジュール 624：イネーブル信号 702、703：ANDゲート 704、705：レジスタ 713：デコーダ 715：レジスタ 719：差動ドライバ 720、722：電流源モジュール 724：イネーブル信号 8００：コンピュータ 802：ホストシステム 804：グラフィックスシステム 814：フレームバッファメモリ 806、807、808：縮小システム 810、811、812：ディザ処理および切り捨て 816、817、818：画素符号化処理 820、821、822：ルックアップテーブル 824、825、826：非線形DAC 828：モニター 830：非線形RGB出力システム

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 非整数を用いてデジタル入力値をスケー
    リングし、アナログ出力を生成する方法であって、 整数出力値を生成するステップであって、前記の整数出
    力値は前記のデジタル入力値に前記の非整数を乗じた結
    果の整数部を表わすステップと、 前記の整数出力値のすべてのビットに応答する線形アナ
    ログ出力を生成するステップと、 前記の整数出力値の少なくとも１つのビットを復号する
    ステップと、 前記の復号ステップに応じて、前記の線形アナログ出力
    に第１の補償値を加算するステップであって、前記の第
    １の補償値は前記のデジタル入力値に前記の非整数を乗
    じた結果の小数部を表わすステップとからなることを特
    徴とする方法。
JP9042294A 1996-02-29 1997-02-26 デジタル・アナログ変換器とデジタル・アナログ変換方法 Pending JPH1022828A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006050633A (ja) * 2004-08-06 2006-02-16 Samsung Electronics Co Ltd Ｄ／ａコンバータ

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4033948B2 (ja) * 1997-08-07 2008-01-16 沖電気工業株式会社 カラーパレット用ｒａｍおよびｄ／ａコンバータ
US6185263B1 (en) * 1998-11-09 2001-02-06 Broadcom Corporation Adaptively configurable class-A/class-B transmit DAC for transceiver emission and power consumption control
ATE297623T1 (de) * 1998-10-30 2005-06-15 Broadcom Corp Internet-gigabit-ethernet-sender-architektur
US6300945B1 (en) 1998-10-31 2001-10-09 Duke University Analog conditioning circuitry for imagers for a display
US6208278B1 (en) * 1999-05-07 2001-03-27 Infineon Technologies North America Corp. System and method for logarithmic digital to analog conversion
US6392574B1 (en) * 1999-05-07 2002-05-21 Infineon Technologies North America Corp. System and method for exponential digital to analog conversion
JP2001156638A (ja) * 1999-11-24 2001-06-08 Mitsubishi Electric Corp ディジタル−アナログ変換回路
US6580434B1 (en) * 1999-12-15 2003-06-17 Microsoft Corporation Halftoning without a full range of equally-spaced colors
US6775529B1 (en) 2000-07-31 2004-08-10 Marvell International Ltd. Active resistive summer for a transformer hybrid
US7194037B1 (en) 2000-05-23 2007-03-20 Marvell International Ltd. Active replica transformer hybrid
USRE41831E1 (en) 2000-05-23 2010-10-19 Marvell International Ltd. Class B driver
US7113121B1 (en) 2000-05-23 2006-09-26 Marvell International Ltd. Communication driver
US7433665B1 (en) 2000-07-31 2008-10-07 Marvell International Ltd. Apparatus and method for converting single-ended signals to a differential signal, and transceiver employing same
US6462688B1 (en) 2000-12-18 2002-10-08 Marvell International, Ltd. Direct drive programmable high speed power digital-to-analog converter
US7095348B1 (en) 2000-05-23 2006-08-22 Marvell International Ltd. Communication driver
US7312739B1 (en) 2000-05-23 2007-12-25 Marvell International Ltd. Communication driver
US7606547B1 (en) 2000-07-31 2009-10-20 Marvell International Ltd. Active resistance summer for a transformer hybrid
WO2002029777A1 (en) * 2000-10-03 2002-04-11 Seiko Epson Corporation Image processing method, image processing apparatus, electronic device, image processing program, and recorded medium on which the program is recorded
US8176296B2 (en) 2000-10-26 2012-05-08 Cypress Semiconductor Corporation Programmable microcontroller architecture
US6724220B1 (en) 2000-10-26 2004-04-20 Cyress Semiconductor Corporation Programmable microcontroller architecture (mixed analog/digital)
US8149048B1 (en) * 2000-10-26 2012-04-03 Cypress Semiconductor Corporation Apparatus and method for programmable power management in a programmable analog circuit block
US7362697B2 (en) 2003-01-09 2008-04-22 International Business Machines Corporation Self-healing chip-to-chip interface
US7864157B1 (en) 2003-06-27 2011-01-04 Cypress Semiconductor Corporation Method and apparatus for sensing movement of a human interface device
US6940440B1 (en) * 2003-10-24 2005-09-06 National Semiconductor Corporation System and method for detecting when an external load is coupled to a video digital-to-analog converter
US20060062340A1 (en) * 2004-09-20 2006-03-23 Intersil Americas, Inc. Phase adjuster
EP1643651B1 (en) * 2004-09-29 2008-03-05 STMicroelectronics S.r.l. Apparatus for the digital to analog conversion of a signal
US7312662B1 (en) 2005-08-09 2007-12-25 Marvell International Ltd. Cascode gain boosting system and method for a transmitter
US7577892B1 (en) 2005-08-25 2009-08-18 Marvell International Ltd High speed iterative decoder
EP1862995A1 (en) * 2006-05-31 2007-12-05 Texas Instruments France S.A. Method and apparatus for spatial and temporal dithering
EP2695293A1 (en) * 2011-04-04 2014-02-12 Telefonaktiebolaget LM Ericsson (PUBL) A mixer circuit
US10128864B2 (en) * 2016-01-15 2018-11-13 Psemi Corporation Non-linear converter to linearize the non-linear output of measurement devices
JP6770828B2 (ja) * 2016-05-19 2020-10-21 オリンパス株式会社 顕微鏡
US10797716B1 (en) * 2019-09-09 2020-10-06 Semiconductor Components Industries, Llc Imaging systems having successive approximation register (SAR) analog-to-digital converters with reduced non-linearity
US11569839B1 (en) * 2021-11-12 2023-01-31 Ess Technology, Inc. Method and apparatus for enhancing dynamic range in a digital-to-analog conversion circuit

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4740776A (en) * 1980-11-07 1988-04-26 Fairchild Camera & Instrument Corporation Apparatus for compensating digital to analog converter errors
US4594576A (en) * 1983-06-24 1986-06-10 Matsushita Electric Industrial Company, Limited Circuit arrangement for A/D and/or D/A conversion with nonlinear D/A conversion
JPS634720A (ja) * 1986-06-25 1988-01-09 Toshiba Corp デイジタル・アナログ変換器
EP0313706B1 (en) * 1987-10-30 1992-04-29 International Business Machines Corporation Analog-to-digital and digital-to-analog conversion system and echo cancellation device including the same
DE4002501A1 (de) * 1990-01-29 1991-08-01 Thomson Brandt Gmbh Verfahren zur umwandlung von digitalen signalen in analoge signale
US5038204A (en) * 1990-05-15 1991-08-06 Allied-Signal Inc. Multi-level analog composite video signal generating apparatus
US5198814A (en) * 1990-11-28 1993-03-30 Nec Corporation Digital-to-analog converter with conversion error compensation

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006050633A (ja) * 2004-08-06 2006-02-16 Samsung Electronics Co Ltd Ｄ／ａコンバータ

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