JPH05250050A - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
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- JPH05250050A JPH05250050A JP4328657A JP32865792A JPH05250050A JP H05250050 A JPH05250050 A JP H05250050A JP 4328657 A JP4328657 A JP 4328657A JP 32865792 A JP32865792 A JP 32865792A JP H05250050 A JPH05250050 A JP H05250050A
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- 230000001105 regulatory effect Effects 0.000 claims description 2
- 230000008878 coupling Effects 0.000 claims 1
- 238000010168 coupling process Methods 0.000 claims 1
- 238000005859 coupling reaction Methods 0.000 claims 1
- 101000830742 Homo sapiens Tryptophan 5-hydroxylase 1 Proteins 0.000 abstract description 21
- 102100024971 Tryptophan 5-hydroxylase 1 Human genes 0.000 abstract description 21
- 101000892398 Homo sapiens Tryptophan 2,3-dioxygenase Proteins 0.000 abstract 1
- 101000851865 Homo sapiens Tryptophan 5-hydroxylase 2 Proteins 0.000 abstract 1
- 102100036474 Tryptophan 5-hydroxylase 2 Human genes 0.000 abstract 1
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 241000219977 Vigna Species 0.000 description 1
- 235000010726 Vigna sinensis Nutrition 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000010248 power generation Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/14—Modifications for compensating variations of physical values, e.g. of temperature
- H03K17/145—Modifications for compensating variations of physical values, e.g. of temperature in field-effect transistor switches
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/247—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage
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Abstract
(57)【要約】
【目的】外部電源に変動があつても比較的安定であるよ
うな出力を、ほぼ２〔Ｖ〕だけ電源電圧からオフセツト
した出力として発生するようにした基準電圧発生回路を
提供する。 【構成】第１の脚回路部は異なるスレシヨルド電圧Ｖt
を有するデバイスを用いて電源電圧ＶＤＤより１〔Ｖ〕
低い内部基準電圧を発生するようにする。本発明の第１
の実施例においては、第２の脚回路部は、ゲートが内部
基準電圧を受けると共に、ソースが高い電源電圧にある
ようなダイオード接続された第１のデバイスと、この第
１のデバイスに接続された第２の高いスレシヨルド電圧
Ｖt のダイオードを有する。第２のデバイスは同じオー
バードライブ電流をもつように整合され、当該オーバー
ドライブ電流は第１のデバイスのゲート対ソース電圧と
第１のデバイスのスレシヨルド電圧の差の関数の電圧に
なる。かくして出力は、オーバードライブと第２の高い
スレシヨルド電圧Ｖt のデバイスの両端のダイオード電
圧降下の関数になる。
うな出力を、ほぼ２〔Ｖ〕だけ電源電圧からオフセツト
した出力として発生するようにした基準電圧発生回路を
提供する。 【構成】第１の脚回路部は異なるスレシヨルド電圧Ｖt
を有するデバイスを用いて電源電圧ＶＤＤより１〔Ｖ〕
低い内部基準電圧を発生するようにする。本発明の第１
の実施例においては、第２の脚回路部は、ゲートが内部
基準電圧を受けると共に、ソースが高い電源電圧にある
ようなダイオード接続された第１のデバイスと、この第
１のデバイスに接続された第２の高いスレシヨルド電圧
Ｖt のダイオードを有する。第２のデバイスは同じオー
バードライブ電流をもつように整合され、当該オーバー
ドライブ電流は第１のデバイスのゲート対ソース電圧と
第１のデバイスのスレシヨルド電圧の差の関数の電圧に
なる。かくして出力は、オーバードライブと第２の高い
スレシヨルド電圧Ｖt のデバイスの両端のダイオード電
圧降下の関数になる。
Description
【０００１】
【産業上の利用分野】本発明は基準電圧発生回路に関
し、特に電源電圧の変動の影響を受けないようにした安
定電圧発生装置に関する。
し、特に電源電圧の変動の影響を受けないようにした安
定電圧発生装置に関する。
【０００２】
【従来の技術】集積回路技術が発展している間に、チツ
プ上に電源電圧を供給するために種々の方法が用いられ
ていた。初期においては電源ラインが単純に直接種々の
回路要素に結合されていた。このようにすると電源の不
安定性に起因する問題が生じた。従つて種々の緩衝方法
（例えばデカツプリングコンデンサを用いる方法）が外
部電源を電源入力端から分離するために用いられてい
た。
プ上に電源電圧を供給するために種々の方法が用いられ
ていた。初期においては電源ラインが単純に直接種々の
回路要素に結合されていた。このようにすると電源の不
安定性に起因する問題が生じた。従つて種々の緩衝方法
（例えばデカツプリングコンデンサを用いる方法）が外
部電源を電源入力端から分離するために用いられてい
た。
【０００３】さらに最近になると、これらの外部的との
適応性とは別に、チツプ上に電源電圧を発生することが
できるようにすることが必要となつた。その一例はダイ
ナミツクランダムアクセスメモリ（ＤＲＡＭ）にある。
この場合ブースト電圧を発生する必要があることによ
り、ＤＲＡＭセルは読出サイクルの終了時にオール
「１」電位に保持される。制限することによつてかかる
ブースト電圧はマイクロプロセツサから供給できる高い
電圧以上になる。アンテナブースト電圧を供給するため
にこの種の装置は外部電源電圧の変動の影響を受けない
安定化入力電源について確定な必要条件をもつ。
適応性とは別に、チツプ上に電源電圧を発生することが
できるようにすることが必要となつた。その一例はダイ
ナミツクランダムアクセスメモリ（ＤＲＡＭ）にある。
この場合ブースト電圧を発生する必要があることによ
り、ＤＲＡＭセルは読出サイクルの終了時にオール
「１」電位に保持される。制限することによつてかかる
ブースト電圧はマイクロプロセツサから供給できる高い
電圧以上になる。アンテナブースト電圧を供給するため
にこの種の装置は外部電源電圧の変動の影響を受けない
安定化入力電源について確定な必要条件をもつ。
【０００４】米国特許第 4,451,744号は２つの縦続接続
されたダイオード接続ＦＥＴを用いた電圧源を開示して
いる。第１のＦＥＴはＶＤＤに接続されたソースを有
し、そのドレインが出力端に接続されている。第２のＦ
ＥＴは出力端に結合されたソースを有すると共に、その
ドレインが接地に接続されている。第１のＦＥＴのゲー
トは接地に接続され、かつ第２のＦＥＴのゲートは第１
のＦＥＴのソースに接続されている。第１のＦＥＴはデ
プレツシヨン型ＦＥＴでなり、かつ第２のＦＥＴはエン
ハンスメント型ＦＥＴでなる。エンハンスメント型デバ
イス及びデプレツシヨン型デバイス間にはスレシヨルド
電圧の差があることによつて発生するダイオード電圧降
下の差が安定出力電圧を発生する。米国特許第 4,814,6
86号は基準電圧発生回路を開示しており、この回路にお
いて縦続ダイオード回路が他のダイオード回路に対して
入力電圧を供給し、２つの回路網が異なる入力電流を受
けることにより安定電源を提供する。
されたダイオード接続ＦＥＴを用いた電圧源を開示して
いる。第１のＦＥＴはＶＤＤに接続されたソースを有
し、そのドレインが出力端に接続されている。第２のＦ
ＥＴは出力端に結合されたソースを有すると共に、その
ドレインが接地に接続されている。第１のＦＥＴのゲー
トは接地に接続され、かつ第２のＦＥＴのゲートは第１
のＦＥＴのソースに接続されている。第１のＦＥＴはデ
プレツシヨン型ＦＥＴでなり、かつ第２のＦＥＴはエン
ハンスメント型ＦＥＴでなる。エンハンスメント型デバ
イス及びデプレツシヨン型デバイス間にはスレシヨルド
電圧の差があることによつて発生するダイオード電圧降
下の差が安定出力電圧を発生する。米国特許第 4,814,6
86号は基準電圧発生回路を開示しており、この回路にお
いて縦続ダイオード回路が他のダイオード回路に対して
入力電圧を供給し、２つの回路網が異なる入力電流を受
けることにより安定電源を提供する。
【０００５】ダイオードの差を利用して電源変動にさら
に影響を受けないような出力を供給するようにした基準
電圧発生回路の他の例は米国特許第 4,064,448号、米国
特許第 4,317,045号、米国特許第 4,670,706号、米国特
許第 4,839,535号及びＩＢＭテクニカルデイスクロージ
ヤバルテイン、Vol.32、No.9B 、1990年２月、４〜５頁
に開示されているデユアルポリシリコンＭＯＳトランジ
スタに基づくシリコンバンドギヤツプ基準電圧発生回路
を含む。
に影響を受けないような出力を供給するようにした基準
電圧発生回路の他の例は米国特許第 4,064,448号、米国
特許第 4,317,045号、米国特許第 4,670,706号、米国特
許第 4,839,535号及びＩＢＭテクニカルデイスクロージ
ヤバルテイン、Vol.32、No.9B 、1990年２月、４〜５頁
に開示されているデユアルポリシリコンＭＯＳトランジ
スタに基づくシリコンバンドギヤツプ基準電圧発生回路
を含む。
【０００６】
【発明が解決しようとする課題】上述の文献に開示され
た回路は比較的アンテナ電源を提供できるが、これらの
電源は全体として高いコストの装置になりかつ多重電流
通路をもつことになる結果、高い電源発熱量及びＶＤＤ
の実効許容誤差が低くなる。従つて電流通路を最少にし
かつ電源実効許容誤差を改善すると共に、外部電源の変
動に応動しないような比較的簡易な構成の基準電圧発生
回路が必要になつてきた。
た回路は比較的アンテナ電源を提供できるが、これらの
電源は全体として高いコストの装置になりかつ多重電流
通路をもつことになる結果、高い電源発熱量及びＶＤＤ
の実効許容誤差が低くなる。従つて電流通路を最少にし
かつ電源実効許容誤差を改善すると共に、外部電源の変
動に応動しないような比較的簡易な構成の基準電圧発生
回路が必要になつてきた。
【０００７】本発明は以上の点を考慮してなされたもの
で、デバイス数が少なく、電流通路が最少でありかつ外
部電源の変動に対する安定性を有する電圧発生源を提供
しようとするものである。
で、デバイス数が少なく、電流通路が最少でありかつ外
部電源の変動に対する安定性を有する電圧発生源を提供
しようとするものである。
【０００８】また本発明の他の目的は、低い電源電圧以
上の２つの安定出力電圧レベル、すなわち高い電源電圧
以下の２つの電圧を発生するような回路を提供するもの
で、出力レベルが回路に対して比較的単純な変形をする
ことによつて出力レベルを変更することができる。
上の２つの安定出力電圧レベル、すなわち高い電源電圧
以下の２つの電圧を発生するような回路を提供するもの
で、出力レベルが回路に対して比較的単純な変形をする
ことによつて出力レベルを変更することができる。
【０００９】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、出力ノードに安定出力電圧ＶＯＵ
Ｔを発生するようになされた基準電圧発生回路におい
て、電源電圧に結合された第１の制御電極と、出力ノー
ドに結合された第２の制御電極と、第１及び第２の制御
電極の１つに結合されたゲート電極と、第１のスレシヨ
ルド電圧とを有する第１のＦＥＴ（ＴＰＨ２）と、バイ
アス電圧を発生するバイアス手段ＴＰＨ１、ＴＰ１と、
バイアス手段ＴＰＨ１、ＴＰ１に応答して第１のＦＥＴ
（ＴＰＨ２）の制御電極の１つにオーバードライブ電圧
を供給すると共に第１のスレシヨルド電圧より低い第２
のスレシヨルド電圧を有し、オーバードライブ電圧はバ
イアス電圧及び第２のスレシヨルド電圧間の差と等価で
あり、第１のＦＥＴ（ＴＰＨ２）と共に電源電圧から第
１のスレシヨルド電圧とオーバードライブ電圧との和と
等価な電圧だけオフセツトされた電圧に出力ノードを駆
動する第１の手段ＴＰ２とを設けるようにする。
め本発明においては、出力ノードに安定出力電圧ＶＯＵ
Ｔを発生するようになされた基準電圧発生回路におい
て、電源電圧に結合された第１の制御電極と、出力ノー
ドに結合された第２の制御電極と、第１及び第２の制御
電極の１つに結合されたゲート電極と、第１のスレシヨ
ルド電圧とを有する第１のＦＥＴ（ＴＰＨ２）と、バイ
アス電圧を発生するバイアス手段ＴＰＨ１、ＴＰ１と、
バイアス手段ＴＰＨ１、ＴＰ１に応答して第１のＦＥＴ
（ＴＰＨ２）の制御電極の１つにオーバードライブ電圧
を供給すると共に第１のスレシヨルド電圧より低い第２
のスレシヨルド電圧を有し、オーバードライブ電圧はバ
イアス電圧及び第２のスレシヨルド電圧間の差と等価で
あり、第１のＦＥＴ（ＴＰＨ２）と共に電源電圧から第
１のスレシヨルド電圧とオーバードライブ電圧との和と
等価な電圧だけオフセツトされた電圧に出力ノードを駆
動する第１の手段ＴＰ２とを設けるようにする。
【００１０】
【作用】本発明の上述の目的及び他の目的は、オーバー
ドライブ電流を発生するＦＥＴ（ＴＰ２）に結合された
ダイオード結合スレシヨルドＦＥＴ（ＴＰＨ２）を適用
した回路によつて実現されるもので、この回路は高いス
レシヨルドとオーバードライブ電流の電圧と等価な量だ
け電源電圧からオフセツトされるような電圧を出力す
る。本発明の第１の実施例においては、電流は低い電源
電圧に対して２〔Ｖ〕の電圧レベルを出力するように構
成され、この回路は高い電源電圧より２〔Ｖ〕低い電圧
レベルを出力するように構成されている。いずれの場合
においても電圧レベルはオーバードライブになるＦＥＴ
に対するゲートバイアを制御し、かつ多重の高いスレシ
ヨルド電圧Ｖt をもつＦＥＴを選択することによつて相
互コンダクタンスの整合をとるようにする。
ドライブ電流を発生するＦＥＴ（ＴＰ２）に結合された
ダイオード結合スレシヨルドＦＥＴ（ＴＰＨ２）を適用
した回路によつて実現されるもので、この回路は高いス
レシヨルドとオーバードライブ電流の電圧と等価な量だ
け電源電圧からオフセツトされるような電圧を出力す
る。本発明の第１の実施例においては、電流は低い電源
電圧に対して２〔Ｖ〕の電圧レベルを出力するように構
成され、この回路は高い電源電圧より２〔Ｖ〕低い電圧
レベルを出力するように構成されている。いずれの場合
においても電圧レベルはオーバードライブになるＦＥＴ
に対するゲートバイアを制御し、かつ多重の高いスレシ
ヨルド電圧Ｖt をもつＦＥＴを選択することによつて相
互コンダクタンスの整合をとるようにする。
【００１１】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【００１２】図１は本発明による基準電圧発生回路の第
１の実施例を示す。図示された回路において、符号
「Ｐ」を含む符号が付されたすべてのトランジスタはＰ
型ＦＥＴ（すなわちＰＦＥＴ）であり、かつ符号「Ｎ」
を含む符号が付されたすべてのトランジスタはＮ型ＦＥ
Ｔ（すなわちＮＦＥＴ）である。また符号「Ｈ」を含む
符号を有するトランジスタは、回路内の他のＰ型ＦＥＴ
よりも高いスレシヨルド電圧を有するＰ型ＦＥＴ（これ
を高スレシヨルド電圧Ｖt 型ＰＦＥＴと呼ぶ）である。
多くの回路のうちのいずれか１つにスレシヨルド電圧の
差が発生する場合には、本発明においては、各Ｐ型ＦＥ
Ｔのゲート電極として異なる動作関数をもつ材料（例え
ばｎ注入及びｐ注入型ポリシリコン）を用いることが望
ましい。またスレシヨルドにこの差は、高スレシヨルド
電圧Ｖt 型ＰＦＥＴのチヤネル領域内に新たにｎ型表面
注入を導入することによつて生じさせることができる。
いずれの場合においても高Ｖt 型ＰＦＥＴは内部の分離
Ｎ型ウエル領域内に形成される。多くの場合には、ウエ
ル領域のバイアスは、ドレイン電極の１つからデバイス
のチヤネル領域に延長するデバイス基準ラインによつ
て、表わされる。実際上図１〜図３に示すすべてのＰＦ
ＥＴは各ソース電極の電位にバイアスされたウエル内に
配設されている。
１の実施例を示す。図示された回路において、符号
「Ｐ」を含む符号が付されたすべてのトランジスタはＰ
型ＦＥＴ（すなわちＰＦＥＴ）であり、かつ符号「Ｎ」
を含む符号が付されたすべてのトランジスタはＮ型ＦＥ
Ｔ（すなわちＮＦＥＴ）である。また符号「Ｈ」を含む
符号を有するトランジスタは、回路内の他のＰ型ＦＥＴ
よりも高いスレシヨルド電圧を有するＰ型ＦＥＴ（これ
を高スレシヨルド電圧Ｖt 型ＰＦＥＴと呼ぶ）である。
多くの回路のうちのいずれか１つにスレシヨルド電圧の
差が発生する場合には、本発明においては、各Ｐ型ＦＥ
Ｔのゲート電極として異なる動作関数をもつ材料（例え
ばｎ注入及びｐ注入型ポリシリコン）を用いることが望
ましい。またスレシヨルドにこの差は、高スレシヨルド
電圧Ｖt 型ＰＦＥＴのチヤネル領域内に新たにｎ型表面
注入を導入することによつて生じさせることができる。
いずれの場合においても高Ｖt 型ＰＦＥＴは内部の分離
Ｎ型ウエル領域内に形成される。多くの場合には、ウエ
ル領域のバイアスは、ドレイン電極の１つからデバイス
のチヤネル領域に延長するデバイス基準ラインによつ
て、表わされる。実際上図１〜図３に示すすべてのＰＦ
ＥＴは各ソース電極の電位にバイアスされたウエル内に
配設されている。
【００１３】回路の第１脚はデバイスＴＰＨ１、ＴＰ１
及びＴＮ１によつて構成されている。デバイスＴＮ１は
電源ＶＤＤ（＝ 3.3〔Ｖ〕）に接続されたゲートを有
し、第１の脚回路部に対する電流源として動作する。デ
バイスＴＰＨ１及びＴＰ１のゲートはデバイスＴＰ１の
ドレイン及びデバイスＴＮ１のドレインの間に接続さ
れ、デバイスＴＰ１のソースはＴＰＨ１のドレインに接
続されている。デバイスＴＰＨ１のソースは電源ＶＤＤ
に接続されている。ＴＰＨ１及びＴＰ１はほぼ同じほぼ
相互コンダクタンス（すなわち例えばドーピング、領
域、電荷移動度などのチヤネル特性と、例えばゲート酸
化層の厚みなどのゲート特性との積でなる電流キヤリ特
性）を有する。かくしてデバイスＴＰＨ１及びＴＰ１は
デバイスＴＮ１からデバイスＴＰＨ１及びＴＰ１を通つ
て流れる同じ電流（ほぼ５〔mA〕）を有する。
及びＴＮ１によつて構成されている。デバイスＴＮ１は
電源ＶＤＤ（＝ 3.3〔Ｖ〕）に接続されたゲートを有
し、第１の脚回路部に対する電流源として動作する。デ
バイスＴＰＨ１及びＴＰ１のゲートはデバイスＴＰ１の
ドレイン及びデバイスＴＮ１のドレインの間に接続さ
れ、デバイスＴＰ１のソースはＴＰＨ１のドレインに接
続されている。デバイスＴＰＨ１のソースは電源ＶＤＤ
に接続されている。ＴＰＨ１及びＴＰ１はほぼ同じほぼ
相互コンダクタンス（すなわち例えばドーピング、領
域、電荷移動度などのチヤネル特性と、例えばゲート酸
化層の厚みなどのゲート特性との積でなる電流キヤリ特
性）を有する。かくしてデバイスＴＰＨ１及びＴＰ１は
デバイスＴＮ１からデバイスＴＰＨ１及びＴＰ１を通つ
て流れる同じ電流（ほぼ５〔mA〕）を有する。
【００１４】デバイスＴＰＨ１及びＴＰ１はデバイスＴ
Ｎ１によつて誘導された電流によつて飽和領域で動作す
る。デバイスＴＮ１によつて５〔mA〕の電流が誘導され
たとき、デバイスＴＰＨ１及びＴＰ１はそれぞれ各スレ
シヨルド電圧と等価なダイオード電圧降下を両端に生ず
る。デバイスＴＰＨ１のスレシヨルド電圧はほぼ 1.6
〔Ｖ〕であり、かつデバイスＴＰ１のスレシヨルド電圧
はほぼ 0.6〔Ｖ〕である。かくしてデバイスＴＰ１のソ
ース及びそのゲート（すなわちデバイスＴＰＨ１のドレ
インに互いに接続されているので、デバイスＴＰ１のド
レイン）との間の電圧降下が、デバイスＴＰＨ１のスレ
シヨルド電圧Ｖt 、すなわち 1.6〔Ｖ〕になり、かつデ
バイスＴＰ１のソース及びドレイン間の電圧降下は 0.6
〔Ｖ〕、すなわちデバイスＴＰ１のスレシヨルド電圧Ｖ
t になる。このような場合デバイスＴＰ１のソース電圧
はＶＤＤ＋（− 1.6）＋ 0.6、すなわちＶＤＤ−１
〔Ｖ〕になる。デバイスＴＰ１のソース電圧は本発明に
よる回路の第２の脚回路部のデバイスＴＰ２のゲート電
極をバイアする。
Ｎ１によつて誘導された電流によつて飽和領域で動作す
る。デバイスＴＮ１によつて５〔mA〕の電流が誘導され
たとき、デバイスＴＰＨ１及びＴＰ１はそれぞれ各スレ
シヨルド電圧と等価なダイオード電圧降下を両端に生ず
る。デバイスＴＰＨ１のスレシヨルド電圧はほぼ 1.6
〔Ｖ〕であり、かつデバイスＴＰ１のスレシヨルド電圧
はほぼ 0.6〔Ｖ〕である。かくしてデバイスＴＰ１のソ
ース及びそのゲート（すなわちデバイスＴＰＨ１のドレ
インに互いに接続されているので、デバイスＴＰ１のド
レイン）との間の電圧降下が、デバイスＴＰＨ１のスレ
シヨルド電圧Ｖt 、すなわち 1.6〔Ｖ〕になり、かつデ
バイスＴＰ１のソース及びドレイン間の電圧降下は 0.6
〔Ｖ〕、すなわちデバイスＴＰ１のスレシヨルド電圧Ｖ
t になる。このような場合デバイスＴＰ１のソース電圧
はＶＤＤ＋（− 1.6）＋ 0.6、すなわちＶＤＤ−１
〔Ｖ〕になる。デバイスＴＰ１のソース電圧は本発明に
よる回路の第２の脚回路部のデバイスＴＰ２のゲート電
極をバイアする。
【００１５】ここで注意して欲しいのは、上述の場合電
源電圧ＶＤＤがほぼ一定の安定状態にあることである。
例えば電源ＶＤＤがわずかに増大すれば、デバイスＴＮ
１によつて供給される電流は増大し、デバイスＴＰＨ１
及びＴＰ１のオーバードライブはこれに応じて増大す
る。しかしながらデバイスＴＰＨ１及びＴＰ１のオーバ
ードライブは互いに補償し合い、その結果デバイスＴＰ
１のソースに電源電圧ＶＤＤの変動の影響を受けないよ
うな一定の電圧ＶＤＤ−１が得られる。
源電圧ＶＤＤがほぼ一定の安定状態にあることである。
例えば電源ＶＤＤがわずかに増大すれば、デバイスＴＮ
１によつて供給される電流は増大し、デバイスＴＰＨ１
及びＴＰ１のオーバードライブはこれに応じて増大す
る。しかしながらデバイスＴＰＨ１及びＴＰ１のオーバ
ードライブは互いに補償し合い、その結果デバイスＴＰ
１のソースに電源電圧ＶＤＤの変動の影響を受けないよ
うな一定の電圧ＶＤＤ−１が得られる。
【００１６】本発明の第１実施例の基準電圧発生回路の
第２の脚回路部（すなわち出力側脚回路部）はデバイス
ＴＰ２のゲートの電圧ＶＤＤ−１を接地電位より２
〔Ｖ〕だけ高いの出力電圧に変換する。出力側脚回路部
はデバイスＴＰ２を含み、このデバイスＴＰ２は電源電
圧ＶＤＤに結合されたソースと、出力ノードに結合され
たドレインとを有し、またデバイスＴＰＨ２は接地に結
合されたゲート及びドレインを有すると共に、そのソー
スが出力ノードに結合されている。デバイスＴＰ２のゲ
ートは電圧ＶＤＤより１〔Ｖ〕低い電圧であり、厳密に
言えば、ソース及びゲートが同じ電圧ではないので、ダ
イオード接続されているわけではない。しかしながらデ
バイスのゲートに供給される電圧が一定であるので、ト
ランジスタがドレインに電流を流すことにより、飽和領
域で動作する。この電流は上述の第１の脚回路部と同様
にしてデバイスＴＰＨ２及びＴＰ２がほぼ同じ相互コン
ダクタンスをもつようになされるので、デバイスＴＰＨ
２に同じオーバードライブ動作を生じさせる。デバイス
ＴＰ２のゲートの電圧は１〔Ｖ〕だけ電源より低くかつ
デバイスＴＰ２のスレシヨルド電圧は 0.6〔Ｖ〕である
ので、デバイスＴＰＨ２に対するオーバードライブ電圧
は 1.0− 0.6〔Ｖ〕、すなわち 0.4〔Ｖ〕の電圧にな
る。
第２の脚回路部（すなわち出力側脚回路部）はデバイス
ＴＰ２のゲートの電圧ＶＤＤ−１を接地電位より２
〔Ｖ〕だけ高いの出力電圧に変換する。出力側脚回路部
はデバイスＴＰ２を含み、このデバイスＴＰ２は電源電
圧ＶＤＤに結合されたソースと、出力ノードに結合され
たドレインとを有し、またデバイスＴＰＨ２は接地に結
合されたゲート及びドレインを有すると共に、そのソー
スが出力ノードに結合されている。デバイスＴＰ２のゲ
ートは電圧ＶＤＤより１〔Ｖ〕低い電圧であり、厳密に
言えば、ソース及びゲートが同じ電圧ではないので、ダ
イオード接続されているわけではない。しかしながらデ
バイスのゲートに供給される電圧が一定であるので、ト
ランジスタがドレインに電流を流すことにより、飽和領
域で動作する。この電流は上述の第１の脚回路部と同様
にしてデバイスＴＰＨ２及びＴＰ２がほぼ同じ相互コン
ダクタンスをもつようになされるので、デバイスＴＰＨ
２に同じオーバードライブ動作を生じさせる。デバイス
ＴＰ２のゲートの電圧は１〔Ｖ〕だけ電源より低くかつ
デバイスＴＰ２のスレシヨルド電圧は 0.6〔Ｖ〕である
ので、デバイスＴＰＨ２に対するオーバードライブ電圧
は 1.0− 0.6〔Ｖ〕、すなわち 0.4〔Ｖ〕の電圧にな
る。
【００１７】上述したようにデバイスＴＰ２の電圧が
0.6〔Ｖ〕であると共に、デバイスＴＰＨ２は 1.6
〔Ｖ〕のスレシヨルド電圧をもち、かつダイオード構成
に接続されているので、ＶＯＵＴの電圧は 1.6〔Ｖ〕＋
0.4〔Ｖ〕、すなわち接地より２〔Ｖ〕だけ高い電圧に
なる。ここで注意して欲しいのは、デバイスＴＰＨ１の
両端間の電圧降下はダイオード特性及びオーバードライ
ブ供給であることにより、出力電圧は電源電圧ＶＤＤの
影響を受けないことである。
0.6〔Ｖ〕であると共に、デバイスＴＰＨ２は 1.6
〔Ｖ〕のスレシヨルド電圧をもち、かつダイオード構成
に接続されているので、ＶＯＵＴの電圧は 1.6〔Ｖ〕＋
0.4〔Ｖ〕、すなわち接地より２〔Ｖ〕だけ高い電圧に
なる。ここで注意して欲しいのは、デバイスＴＰＨ１の
両端間の電圧降下はダイオード特性及びオーバードライ
ブ供給であることにより、出力電圧は電源電圧ＶＤＤの
影響を受けないことである。
【００１８】本発明の第２の実施例を図２に示す。図１
のように、接地より２〔Ｖ〕だけ高い電圧を供給するこ
とに代え、図２の回路は電源電圧ＶＤＤより２〔Ｖ〕低
い出力電圧ＶＯＵＴ１を供給する。デバイスＴＰＨ１、
ＴＰ１及びＴＮ１は図１について上述したデバイスと同
じであり、これによりラインＡの電圧は図１の回路の第
１の脚回路部の出力ＶＤＤより１〔Ｖ〕低くなつてい
る。デバイスＴＰ３及びＴＰＨ３は、デバイスＴＮ２及
びＴＮ３のゲートが互いに接続されていることにより、
当該デバイスＴＮ２及びＴＮ３がカレントミラー機能を
するようち動作したとき、同じ相互コンダクタンスを有
する。その結果として図２の回路の第２及び第３の脚回
路部の電流は同じになる。従つてデバイスＴＰＨ３は図
１のデバイスＴＰＨ２が動作した時と同じドライブ電圧
を送出し、これにより 0.4〔Ｖ〕のオーバードライブ電
圧と 1.5〔Ｖ〕のダイオード降下電圧との和の電圧をデ
バイスＴＰＨ３の両端に生ずる。しかしながらデバイス
ＴＰＨ３は高い電源電圧ＶＤＤに結合されているので、
出力ＶＯＵＴ１は電源電圧ＶＤＤより２〔Ｖ〕低くない
（すなわち電源電圧ＶＤＤが 3.3〔Ｖ〕のとき 1.3
〔Ｖ〕になり）、図１の場合のように接地電位より２
〔Ｖ〕高くなる。
のように、接地より２〔Ｖ〕だけ高い電圧を供給するこ
とに代え、図２の回路は電源電圧ＶＤＤより２〔Ｖ〕低
い出力電圧ＶＯＵＴ１を供給する。デバイスＴＰＨ１、
ＴＰ１及びＴＮ１は図１について上述したデバイスと同
じであり、これによりラインＡの電圧は図１の回路の第
１の脚回路部の出力ＶＤＤより１〔Ｖ〕低くなつてい
る。デバイスＴＰ３及びＴＰＨ３は、デバイスＴＮ２及
びＴＮ３のゲートが互いに接続されていることにより、
当該デバイスＴＮ２及びＴＮ３がカレントミラー機能を
するようち動作したとき、同じ相互コンダクタンスを有
する。その結果として図２の回路の第２及び第３の脚回
路部の電流は同じになる。従つてデバイスＴＰＨ３は図
１のデバイスＴＰＨ２が動作した時と同じドライブ電圧
を送出し、これにより 0.4〔Ｖ〕のオーバードライブ電
圧と 1.5〔Ｖ〕のダイオード降下電圧との和の電圧をデ
バイスＴＰＨ３の両端に生ずる。しかしながらデバイス
ＴＰＨ３は高い電源電圧ＶＤＤに結合されているので、
出力ＶＯＵＴ１は電源電圧ＶＤＤより２〔Ｖ〕低くない
（すなわち電源電圧ＶＤＤが 3.3〔Ｖ〕のとき 1.3
〔Ｖ〕になり）、図１の場合のように接地電位より２
〔Ｖ〕高くなる。
【００１９】図３は図１に示す回路の第２の脚回路部の
変形例を示す。図１において、デバイスＴＰＨ２の両端
に所望の電圧降下を発生させるためには、デバイスＴＰ
Ｈ２及びＴＰ２の相互コンダクタンスができる限り類似
していることが重要である。上述したように、相互コン
ダクタンスはチヤネル領域に影響を与える多くの製造条
件の関数である。従つて単一のデバイスＴＰＨ２を用い
ることに代えて、複数のデバイスＴＰＨ２Ａ、ＴＰＨ２
Ｂ及びＴＰＨ２Ｃを用意する。多くの周知技術の１つを
用いてこれらのデバイスの相互コンダクタンスに互いに
僅かな差異があるようにデバイスを製造するようにし、
本発明においてはこの差異は各デバイスの幅対長さ比を
変更することによつて実現される。デバイスＴＰＨ２
Ａ、ＴＰＨ２Ｂ及びＴＰＨ２Ｃの任意の１つが、第１レ
ベルの金属層から出力ノードすなわち他の電圧へのコン
タクトを形成している間に、他のデバイスをマスキング
することにより、又は各デバイスのソース電極及び出力
電圧ＶＯＵＴ間に設けられたヒユーズを選択的に飛散さ
せることにより、選択される（これにより例えば選択さ
れたデバイスだけが接地、デバイスＴＰ２及び出力電圧
ＶＯＵＴ回路要素のすべてに結合される）。
変形例を示す。図１において、デバイスＴＰＨ２の両端
に所望の電圧降下を発生させるためには、デバイスＴＰ
Ｈ２及びＴＰ２の相互コンダクタンスができる限り類似
していることが重要である。上述したように、相互コン
ダクタンスはチヤネル領域に影響を与える多くの製造条
件の関数である。従つて単一のデバイスＴＰＨ２を用い
ることに代えて、複数のデバイスＴＰＨ２Ａ、ＴＰＨ２
Ｂ及びＴＰＨ２Ｃを用意する。多くの周知技術の１つを
用いてこれらのデバイスの相互コンダクタンスに互いに
僅かな差異があるようにデバイスを製造するようにし、
本発明においてはこの差異は各デバイスの幅対長さ比を
変更することによつて実現される。デバイスＴＰＨ２
Ａ、ＴＰＨ２Ｂ及びＴＰＨ２Ｃの任意の１つが、第１レ
ベルの金属層から出力ノードすなわち他の電圧へのコン
タクトを形成している間に、他のデバイスをマスキング
することにより、又は各デバイスのソース電極及び出力
電圧ＶＯＵＴ間に設けられたヒユーズを選択的に飛散さ
せることにより、選択される（これにより例えば選択さ
れたデバイスだけが接地、デバイスＴＰ２及び出力電圧
ＶＯＵＴ回路要素のすべてに結合される）。
【００２０】またこの技術は図２に示す本発明の実施例
にも図３に示すデバイスＴＰＨ２Ａ、ＴＰＨ２Ｂ及びＴ
ＰＨ２Ｃと同じ方法で電源電圧ＶＤＤ及び出力電圧ＶＯ
ＵＴ１間にさらに多くのデバイスＴＰＨ３Ａ、ＴＰＨ３
Ｂ及びＴＰＨ３Ｃを単純に付加することによつて適用す
ることができる。
にも図３に示すデバイスＴＰＨ２Ａ、ＴＰＨ２Ｂ及びＴ
ＰＨ２Ｃと同じ方法で電源電圧ＶＤＤ及び出力電圧ＶＯ
ＵＴ１間にさらに多くのデバイスＴＰＨ３Ａ、ＴＰＨ３
Ｂ及びＴＰＨ３Ｃを単純に付加することによつて適用す
ることができる。
【００２１】かくして本発明によれば、いずれかの電源
電位から２〔Ｖ〕だけオフセツトした安定化電圧が発生
され、これにより電源電位が変化しても出力が相対的に
変動を受けなくなる。本発明の特徴は比較的単純な変更
をするだけで、安定性及び本発明の所望の特徴を傷つけ
ることなく出力電圧レベルの変更をなし得ることであ
る。例えば一段と大きいダイオード電圧降下を加えるこ
とによつて第１の脚回路部を変更することにより、電源
電圧ＶＤＤに対するデバイスＴＰ２のゲートに対するバ
イアスを変更することにより、デバイスＴＰＨ２に対す
るオーバードライブ、従つて出力電圧を変更できる。電
源電圧ＶＤＤ及び接地以外の電圧（例えば４〔Ｖ〕のブ
ーストワードライン電圧）が回路に供給されることによ
り、出力電圧は当該電圧から２〔Ｖ〕オフセツトした電
圧（例えばブースト電圧から２〔Ｖ〕低い電圧）にな
る。またデバイスＴＰ２と同様にしてデバイスＴＰＨ２
に対するゲートバイアスが接地に対して変更されてデバ
イスＴＰＨ２によつて示されるオーバードライブを変更
するようにできる。デバイスの相互コンダクタンスを必
要に応じて変更することにより出力電圧を変更すること
ができる。これらのラインに沿つて他の変更をすれば、
図示の回路に対して本発明の精神及び範囲を逸脱するこ
となく他の変更をなし得る。
電位から２〔Ｖ〕だけオフセツトした安定化電圧が発生
され、これにより電源電位が変化しても出力が相対的に
変動を受けなくなる。本発明の特徴は比較的単純な変更
をするだけで、安定性及び本発明の所望の特徴を傷つけ
ることなく出力電圧レベルの変更をなし得ることであ
る。例えば一段と大きいダイオード電圧降下を加えるこ
とによつて第１の脚回路部を変更することにより、電源
電圧ＶＤＤに対するデバイスＴＰ２のゲートに対するバ
イアスを変更することにより、デバイスＴＰＨ２に対す
るオーバードライブ、従つて出力電圧を変更できる。電
源電圧ＶＤＤ及び接地以外の電圧（例えば４〔Ｖ〕のブ
ーストワードライン電圧）が回路に供給されることによ
り、出力電圧は当該電圧から２〔Ｖ〕オフセツトした電
圧（例えばブースト電圧から２〔Ｖ〕低い電圧）にな
る。またデバイスＴＰ２と同様にしてデバイスＴＰＨ２
に対するゲートバイアスが接地に対して変更されてデバ
イスＴＰＨ２によつて示されるオーバードライブを変更
するようにできる。デバイスの相互コンダクタンスを必
要に応じて変更することにより出力電圧を変更すること
ができる。これらのラインに沿つて他の変更をすれば、
図示の回路に対して本発明の精神及び範囲を逸脱するこ
となく他の変更をなし得る。
【００２２】
【発明の効果】上述のように本発明によれば、入力端子
及び出力端子間に設けたデバイスの相互関数を必要に応
じて変更することにより、電源電圧の変動の影響を受け
ることなく電源電圧に対してオフセツトした電圧を有す
る安定な出力電圧を送出することができるような基準電
圧発生回路を得ることができる。
及び出力端子間に設けたデバイスの相互関数を必要に応
じて変更することにより、電源電圧の変動の影響を受け
ることなく電源電圧に対してオフセツトした電圧を有す
る安定な出力電圧を送出することができるような基準電
圧発生回路を得ることができる。
【図１】図１は本発明の第１の実施例を示す接続図であ
る。
る。
【図２】図２は本発明の第２の実施例を示す接続図であ
る。
る。
【図３】図３は図１に示す本発明の実施例に対する変形
例を示す接続図である。
例を示す接続図である。
ＴＰ１〜ＴＰ３、ＴＰＨ１〜ＴＰＨ３、ＴＮ１〜ＴＮ
３、ＴＰＨ２Ａ〜ＴＰＨ２Ｃ……デバイス、ＶＤＤ……
電源電圧、ＶＯＵＴ、ＶＯＵＴ１……出力電圧。
３、ＴＰＨ２Ａ〜ＴＰＨ２Ｃ……デバイス、ＶＤＤ……
電源電圧、ＶＯＵＴ、ＶＯＵＴ１……出力電圧。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デユアン・エルマー・ガルビ アメリカ合衆国、バーモント州05465、ジ エリコ、バーバー・フアーム・ロード、ボ ツクス467エー アールアール３号（番地 なし) (72)発明者 ラツセル・ジエームス・ホートン アメリカ合衆国、バーモント州05452、エ セツクス・ジヤンクシヨン、オールド・ス テージ・ロード 310番地
Claims (5)
- 【請求項１】出力ノードに安定出力電圧を発生するよう
になされた基準電圧発生回路において、 電源電圧に結合された第１の制御電極と、出力ノードに
結合された第２の制御電極と、上記第１及び第２の制御
電極の１つに結合されたゲート電極と、第１のスレシヨ
ルド電圧とを有する第１のＦＥＴと、 バイアス電圧を発生するバイアス手段と、 上記バイアス手段に応答して上記第１のＦＥＴの上記制
御電極の１つにオーバードライブ電圧を供給すると共に
上記第１のスレシヨルド電圧より低い第２のスレシヨル
ド電圧を有し、上記オーバードライブ電圧は上記バイア
ス電圧及び上記第２のスレシヨルド電圧間の差と等価で
あり、上記第１のＦＥＴと共に上記電源電圧から上記第
１のスレシヨルド電圧と上記オーバードライブ電圧との
和と等価な電圧だけオフセツトされた電圧に出力ノード
を駆動する第１の手段とを具えることを特徴とする基準
電圧発生回路。 - 【請求項２】出力ノードに安定化電圧を発生する基準電
圧発生回路において、第１のスレシヨルド電圧及び第１
の相互コンダクタンスと、第１の電源電位に接続された
第１の制御電極と、上記第１のスレシヨルド電圧より大
きい分だけ上記第１の電源電位とは異なるバイアス電圧
に結合され、これにより上記バイアス電圧及び上記第１
のスレシヨルド電圧間の差と等価なオーバードライブ電
圧をもたせるようにするゲート電極と、上記出力ノード
に結合された第２の制御電極とを有する第１のＦＥＴ
と、 絶対値で上記第１のスレシヨルド電圧を越える第２のス
レシヨルド電圧及び上記第１の相互コンダクタンスとほ
ぼ等価な第２の相互コンダクタンスと、上記出力ノード
に結合された第１の制御電極と、第２の電源電位に結合
された第２の制御電極と、上記制御電極の１つに結合さ
れたゲート電極とを有する第２のＦＥＴとを有し、上記
第１及び第２のＦＥＴは上記出力ノードを上記第２のス
レシヨルド電圧と上記オーバードライブ電圧との和と等
価な量だけ上記第２の電源電位からオフセツトされてい
る電圧に駆動することを特徴とする基準電圧発生回路。 - 【請求項３】さらに、上記バイアス電圧を発生する手段
を有すると共に、電流源と、上記第１の電源電位及び上
記電流源間に直列に結合された第１及び第２のダイオー
ド接続トランジスタと、上記第１及び第２のダイオード
接続トランジスタ間の接合及び上記第１のＦＥＴの上記
ゲート電極に結合されたバイアスノードとを具えること
を特徴とする請求項２に記載の基準電圧発生回路。 - 【請求項４】上記第１のＦＥＴは複数の可選択トランジ
スタから選択され、各可選択トランジスタは上記複数の
可選択トランジスタの他のトランジスタの相互コンダク
タンスとは異なることを特徴とする請求項１に記載の基
準電圧発生回路。 - 【請求項５】上記第１のＦＥＴは上記可選択トランジス
タの選択された１つの制御電極を出力ノードに結合する
ことにより上記第１のＦＥＴが選択されることを特徴と
する請求項４に記載の基準電圧発生回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/809608 | 1991-12-17 | ||
| US07/809,608 US5221864A (en) | 1991-12-17 | 1991-12-17 | Stable voltage reference circuit with high Vt devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05250050A true JPH05250050A (ja) | 1993-09-28 |
| JP2500985B2 JP2500985B2 (ja) | 1996-05-29 |
Family
ID=25201773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4328657A Expired - Lifetime JP2500985B2 (ja) | 1991-12-17 | 1992-11-14 | 基準電圧発生回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5221864A (ja) |
| EP (1) | EP0555539A3 (ja) |
| JP (1) | JP2500985B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013125163A1 (ja) * | 2012-02-24 | 2013-08-29 | パナソニック株式会社 | 基準電圧源回路 |
| US8692610B2 (en) | 2012-02-24 | 2014-04-08 | Panasonic Corporation | Reference voltage supply circuit |
| JPWO2013125163A1 (ja) * | 2012-02-24 | 2015-07-30 | パナソニックＩｐマネジメント株式会社 | 基準電圧源回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0555539A2 (en) | 1993-08-18 |
| US5221864A (en) | 1993-06-22 |
| JP2500985B2 (ja) | 1996-05-29 |
| EP0555539A3 (en) | 1993-11-18 |
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