JPH05250260A - 物理アドレス読出し機能を持つ仮想記憶制御方式の情報処理装置 - Google Patents

Abstract

(57)【要約】 【目的】アドレス変換バッファ機構を効率的に利用する
ことで、ＯＳなどの処理で必要となった仮想アドレスに
対応する物理アドレスをオペランドデータとして簡単に
且つ高速に得ることができるようにする。 【構成】仮想アドレスレジスタ１に特定のロード命令
（ＬＰＡ命令）が保持されると、同命令で指定される仮
想アドレスが仮想アドレスレジスタ１を介してＴＬＢ機
構２に与えられ、その仮想アドレスに対応する物理アド
レスがＴＬＢ機構２にて高速に求められて、物理アドレ
スレジスタ３に保持される。出力切換器８は、物理アド
レスレジスタ３の内容を、命令デコーダ７によるＬＰＡ
命令解読結果に従い、オペランドデータとしてレジスタ
ファイル５に切換え出力する。この結果、ＬＰＡ命令で
指定された仮想アドレスに対応する物理アドレスが、同
命令で指定されるレジスタファイル５内レジスタに格納
される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、物理アドレス読出し
機能を持つ仮想記憶制御方式の情報処理装置に関する。

【０００２】

【従来の技術】仮想記憶制御方式を適用する情報処理装
置においては、オペレーティングシステム（以下、ＯＳ
と称する）などの処理で物理アドレスが必要となる場合
がある。このように、仮想アドレスに対応する物理アド
レスを求める必要が生じた場合、従来は、アドレス変換
ルールに従い、主メモリ上のアドレス変換テーブルを逐
次読出し、物理アドレスを計算するのが一般的であっ
た。このアドレス変換テーブルの読出しと物理アドレス
の計算を行うには、多くの命令を組合せなければならず
処理が複雑となり、多くの処理時間を要していた。

【０００３】

【発明が解決しようとする課題】上記したように従来の
仮想記憶制御方式の情報処理装置では、ＯＳなどの処理
で仮想アドレスに対応する物理アドレスが必要となった
場合、多くの命令の組合せにより、アドレス変換ルール
に従い、主メモリ上のアドレス変換テーブルを逐次読出
し、物理アドレスを計算していたため、処理が複雑とな
り、多くの処理時間を要するという問題があった。

【０００４】この発明は上記事情に鑑みてなされたもの
でその目的は、仮想記憶制御方式の情報処理装置には、
メモリアクセスのために仮想アドレスを物理アドレスに
高速に変換するＴＬＢ（Translation Lookaside Buffe
r）と称されるアドレス変換バッファ機構が設けられて
いることに着目し、このアドレス変換バッファ機構を効
率的に利用することで、ＯＳなどの処理で必要となった
仮想アドレスに対応する正しい物理アドレスをオペラン
ドデータとして簡単に且つ高速に得ることができる物理
アドレス読出し機能を持つ仮想記憶制御方式の情報処理
装置を提供することにある。

【０００５】

【課題を解決するための手段】この発明は、命令レジス
タに保持されている命令を解読する命令解読手段であっ
て、同命令が、指定の仮想アドレスに対応する物理アド
レスをアドレス変換バッファ機構から読出して指定のデ
ータ格納手段内領域に格納することを指示する特定ロー
ド命令である場合には、上記アドレス変換バッファ機構
を起動する命令解読手段と、アドレス変換バッファ機構
によって変換された物理アドレスを、通常状態ではメモ
リアクセスのためのメモリアドレスとして選択し、命令
解読手段により特定ロード命令が解読された場合にはそ
の解読結果に応じてオペランドデータとして選択する切
換手段とを設け、命令レジスタに特定ロード命令が保持
された場合には、同命令で指定された仮想アドレスをア
ドレス変換バッファ機構に与えて対応する物理アドレス
を変換出力させ、この物理アドレスを切換手段によりオ
ペランドデータとして選択させて同命令で指定されたデ
ータ格納手段内領域に格納するようにしたことを特徴と
するものである。

【０００６】

【作用】上記の構成において、命令解読手段は、命令レ
ジスタに保持されている命令を解読し、装置内各部を制
御する各種制御信号を出力する。ここで、命令レジスタ
に特定ロード命令が保持された場合には、命令解読手段
は、アドレス変換バッファ機構を起動する。このアドレ
ス変換バッファ機構には、特定ロード命令で指定された
仮想アドレスが与えられる。これによりアドレス変換バ
ッファ機構は、オペランド読出しあるいは命令読出しの
ためのメモリアクセス時におけるアドレス変換と同様に
して、与えられた仮想アドレスを物理アドレスに高速変
換する。

【０００７】通常、このアドレス変換バッファ機構から
変換出力される物理アドレスは、メモリアクセスのため
のメモリアドレスとしてメモリに供給される。これで
は、アドレス変換バッファ機構からの物理アドレスをオ
ペランドデータとして扱って、レジスタファイル等のデ
ータ変換手段内に格納することができない。

【０００８】そこで、上記の構成では、アドレス変換バ
ッファ機構によって変換された物理アドレスを、オペラ
ンドデータまたはメモリアクセスのためのメモリアドレ
スのいずれとするかを切換えるための切換手段が設けら
れている。この切換手段は、通常は、アドレス変換バッ
ファ機構から変換出力される物理アドレスをメモリアド
レスとしてメモリ側に出力するが、命令解読手段によっ
て上記の特定ロード命令が解読された場合には、その解
読結果に応じ、上記物理アドレスをオペランドデータと
してデータ格納手段（レジスタファイル）側に切換出力
する。このデータ格納手段側に出力された物理アドレス
は、同格納手段内の上記特定ロード命令で指定された領
域に格納され、ＯＳ等で使用することが可能となる。

【０００９】もし、特定ロード命令に応じて起動された
アドレス変換バッファ機構でミスヒットが検出された場
合には、ミスヒット割込みが発生し、このアドレス変換
バッファ機構に与えられた仮想アドレスをアドレス変換
テーブルを用いて物理アドレスに変換し、この仮想アド
レスと物理アドレスとの対をアドレス変換バッファ機構
に登録するリプレース処理（のための割込み処理ルーチ
ン）が行われる。これが終了すると、上記の特定ロード
命令が再実行される。

【００１０】

【実施例】図１はこの発明の一実施例に係る物理アドレ
ス読出し機能を持つ仮想記憶制御方式の情報処理装置の
構成を示すブロック図である。

【００１１】同図において、１はアドレス変換の対象と
なる仮想アドレスを保持するための仮想アドレスレジス
タ、２は仮想アドレスレジスタ１に保持されている仮想
アドレス（の仮想ページアドレス）を物理アドレス（物
理ページアドレス）に高速変換するためのアドレス変換
バッファ機構（以下、ＴＬＢ機構と称する）、３はＴＬ
Ｂ機構２によって変換された物理アドレスを保持するた
めの物理アドレスレジスタである。

【００１２】４は実行すべき命令が保持される命令レジ
スタ、５は命令レジスタ４のレジスタ指定フィールド
（ソースレジスタ指定フィールド、またはデスティネー
ションレジスタ指定フィールド）によるレジスタ指定が
可能な汎用レジスタ群等のレジスタファイル、６は各種
データ、プログラム等が格納される主メモリである。

【００１３】７は命令レジスタ４に保持されている命令
中のＯＰコード（オペレーションコード）を解読して、
装置内各部を制御するための各種制御信号を出力する命
令デコーダである。命令デコーダ７は、命令レジスタ４
に特定のロード命令である物理アドレスロード命令（以
下、ＬＰＡ命令と称する）が保持されている場合に、Ｔ
ＬＢ機構２を起動すると共に、次に述べる出力切換器８
を制御して物理アドレスレジスタ３の内容をレジスタフ
ァイル５に出力させるための切換信号Ｓを生成する。

【００１４】上記ＬＰＡ命令は、指定の仮想アドレスに
対応する物理アドレスをＴＬＢ機構２から読出してレジ
スタファイル５内の指定レジスタに格納することを指示
する命令である。図１では、命令レジスタ４にＬＰＡ命
令が保持されている状態が示されている。この特定命令
は、ＯＰコード、オフセットｏｆｆｓｅｔ、このオフセ
ットｏｆｆｓｅｔを修飾（レジスタ修飾）してオペラン
ドアドレス（ここでは変換対象仮想アドレス）を生成す
るのに必要な修飾データが格納されているレジスタファ
イル５内レジスタを指定するためのソースレジスタフィ
ールドｒｓ、および目的とする物理アドレスの格納先と
なるレジスタファイル５内レジスタを指定するためのデ
スティネーションレジスタフィールドｒｄを持つ。

【００１５】８は物理アドレスレジスタ３の内容を主メ
モリ６をアクセスするためのメモリアドレスとするか、
あるいはレジスタファイル５に格納するためのデータと
するかを切換信号Ｓの状態に応じて切換える出力切換
器、９はＡＬＵ（演算器）である。このＡＬＵ９は、命
令レジスタ４にＬＰＡ命令が保持されている場合には、
そのソースレジスタフィールドｒｓの指定するレジスタ
ファイル５内レジスタの内容と、そのオフセットｏｆｆ
ｓｅｔとを例えば加算して、オペランドアドレス（変換
対象となる仮想アドレス）を生成する。

【００１６】さて、ＴＬＢ機構２は、仮想記憶空間のペ
ージアドレス（仮想ページアドレス）を保持するための
仮想ページアドレス部２１１およびそれに対応する物理
アドレス空間のページアドレス（物理ページアドレス）
を保持するための物理ページアドレス部２１２を持つア
ドレス変換バッファ２１と、仮想アドレスレジスタ１に
保持されている仮想アドレスの上位アドレス（仮想ペー
ジアドレス）をもとにアドレス変換バッファ２１のアド
レス生成するアドレス生成回路２２とを有している。

【００１７】ＴＬＢ機構２はまた、仮想アドレスレジス
タ１からの仮想ページアドレスと（アドレス生成回路２
２からのアドレス指定に応じて）アドレス変換バッファ
２１（内の仮想ページアドレス部２１１）から読出され
る仮想ページアドレスとを比較してＴＬＢヒットチェッ
クを行うための比較回路２３と、この比較回路２３によ
ってＴＬＢミスヒットが検出された場合に、ＴＬＢミス
ヒット割込みを発生する割込み制御回路２４とを有して
いる。

【００１８】次に、図１の構成の動作を、命令レジスタ
４にＬＰＡ命令が保持された場合を例に説明する。命令
デコーダ７は、命令レジスタ４にＬＰＡ命令が保持さ
れ、そのＯＰコードをデコードすると、同命令で指定さ
れるオペランドアドレス（仮想アドレス）に対応する物
理アドレスをＴＬＢ機構２から求め、その物理アドレス
をデータ（オペランドデータ）として同命令で指定され
るレジスタファイル５内レジスタに格納するのに必要な
各種制御信号を出力する。

【００１９】これにより、まずＬＰＡ命令中のソースレ
ジスタ指定フィールドｒｓにより指定されたレジスタフ
ァイル５内レジスタの内容がレジスタ修飾データとして
読出され、（図示せぬレジスタを介して）ＡＬＵ９の一
方の入力に供給される。また、ＬＰＡ命令中のオフセッ
トｏｆｆｓｅｔがＡＬＵ９の他方の入力に供給される。
ＡＬＵ９は、ソースレジスタ指定フィールドｒｓにより
指定されたレジスタファイル５内レジスタの内容とオフ
セットｏｆｆｓｅｔとを加算し、オペランドアドレス
（変換対象仮想アドレス）を生成する。このオペランア
ドレスは仮想アドレスレジスタ１に保持される。

【００２０】命令レジスタ４に保持されているＬＰＡ命
令で指定されたオペランドアドレスが仮想アドレスレジ
スタ１に保持されると、ＴＬＢ機構２が起動される。こ
のＴＬＢ機構２では、まずアドレス生成回路２２によ
り、仮想アドレスレジスタ１に保持されたオペランドア
ドレス（仮想アドレス）の上位アドレスである仮想ペー
ジアドレスをもとに、所定の論理でアドレス変換バッフ
ァ２１のアドレスが生成される。

【００２１】アドレス変換バッファ２１は、アドレス生
成回路２２によって生成されたアドレスによりアクセス
される。これにより、そのアドレスの指定する仮想ペー
ジアドレス部２１１内位置に登録されている仮想ページ
アドレスと、同じく物理ページアドレス部２１２内位置
に登録されている（この仮想ページアドレスと対を成
す）物理ページアドレスとが、アドレス変換バッファ２
１から読出される。

【００２２】アドレス変換バッファ２１（内の仮想ペー
ジアドレス部２１１）から読出された仮想ページアドレ
スは比較回路２３に供給される。この比較回路２３に
は、仮想アドレスレジスタ１に保持されたオペランドア
ドレス（仮想アドレス）中の仮想ページアドレスも供給
される。

【００２３】比較回路２３は、上記両アドレスを比較す
る。もし、両アドレスが一致している場合には、比較回
路２３から図示せぬＴＬＢヒット信号が出力され、アド
レス変換バッファ２１（内の物理ページアドレス部２１
２）から読出された物理ページアドレスと、仮想アドレ
スレジスタ１に保持されたオペランドアドレス（仮想ア
ドレス）中の下位アドレス（であるページ内オフセッ
ト）が、物理アドレスレジスタ３の上位、下位にそれぞ
れ保持され、上記オペランドアドレス（仮想アドレス）
に対応する物理アドレスが生成される。

【００２４】一方、比較回路２３のアドレス比較の結
果、上記両アドレスが異なることが検出された場合に
は、比較回路２３から割込み制御回路２４にＴＬＢミス
ヒットが通知される。すると割込み制御回路２４はＴＬ
Ｂミスヒット割込みを発生する。このＴＬＢミスヒット
割込みにより、プログラムの処理は、ＬＰＡ命令からい
わゆるＴＬＢリプレースのための割込み処理ルーチンに
分岐する。これにより、上記オペランドアドレス中の仮
想ページアドレスに対応する物理ページアドレスが、主
メモリ６上に置かれているアドレス変換テーブルを用い
て求められ、その仮想ページアドレスと物理ページアド
レスが、アドレス生成回路２２の出力で指定されている
アドレス変換バッファ２１（内の仮想ページアドレス部
２１１と物理ページアドレス部２１２）に新たに登録さ
れる。

【００２５】このアドレス変換バッファ２１への登録が
終了すると、即ちＴＬＢリプレースのための割込み処理
ルーチンが終了すると、上記したＬＰＡ命令が再度実行
される。ここでは、ＴＬＢヒットとなるため、仮想アド
レスレジスタ１に保持されたオペランドアドレス（仮想
アドレス）に対応する物理アドレスが物理アドレスレジ
スタ３に求められる。

【００２６】物理アドレスレジスタ３に保持されている
物理アドレスは出力切換器８に供給される。命令デコー
ダ７は、命令レジスタ４にＬＰＡ命令が保持されている
場合、出力切換器８に供給されている物理アドレスをデ
ータ（オペランドデータ）として切換えることを指定す
るアクティブな切換信号Ｓを、この出力切換器８に出力
する。これにより出力切換器８は、物理アドレスレジス
タ３からの物理アドレスをオペランドデータとして図示
せぬデスティネーションレジスタを介してレジスタファ
イル５に出力する。このレジスタファイル５に出力され
た物理アドレスは、命令レジスタ４に保持されているＬ
ＰＡ命令中のデスティネーションレジスタフィールドｒ
ｄの指定するレジスタファイル５内レジスタに格納され
る。

【００２７】このようにして、ＬＰＡ命令で指定された
オペランドアドレス（仮想アドレス）に対応する物理ア
ドレスが、ＴＬＢ機構２の高速アドレス変換機能を利用
して物理アドレスレジスタ３に求められ、出力切換器８
によって（メモリアドレスとしてではなくて）オペラン
ドデータして切換えられて、ＬＰＡ命令で指定されたレ
ジスタファイル５内レジスタに格納される。この結果、
レジスタファイル５に格納された物理アドレスをＯＳ等
で利用することが可能となる。

【００２８】以上のＬＰＡ命令を含むプログラム処理の
流れを図２に示す。まず、ＬＰＡ命令の実行によりＴＬ
Ｂ機構２が起動され、同ＴＬＢ機構２でＴＬＢヒットと
なった場合には、図２（ａ）に示すように命令列は乱れ
ず、ＴＬＢ機構２により求められた物理アドレスがレジ
スタファイル５に格納される。

【００２９】次に、ＴＬＢミスヒット時には、ＴＬＢミ
スヒット割込みが発生して、図２（ｂ）に示すようにＴ
ＬＢリプレース処理（のための割込み処理ルーチン）に
分岐し、しかる後にＬＰＡ命令が再度実行される。する
と今度は、同命令で要求された物理アドレスがＴＬＢ機
構２により求められ、レジスタファイル５に格納され
る。

【００３０】なお、前記実施例では、ＬＰＡ命令実行に
よりＴＬＢ機構２で求められた物理アドレスが物理アド
レスレジスタ３に保持されるものとして説明したが、こ
れに限るものではない。例えば、物理アドレスレジスタ
３とは別にデスティネーションレジスタを設け、ＬＰＡ
命令の実行により求められた物理アドレスについては、
命令デコーダ７からの切換信号Ｓに代わるラッチ信号に
より、（物理アドレスレジスタ３ではなくて）このデス
ティネーションレジスタに選択的に保持せしめ、このデ
スティネーションレジスタの内容を直接レジスタファイ
ル５に格納するようにしてもよい。

【００３１】

【発明の効果】以上詳述したようにこの発明によれば、
命令レジスタに保持された命令が、指定の仮想アドレス
に対応する物理アドレスを求めて指定のデータ格納手段
内領域に格納することを指示する特定ロード命令である
場合には、同命令で指定された仮想アドレスをアドレス
変換バッファ機構に与えて対応する物理アドレスを変換
出力させ、この物理アドレスをメモリアクセスのための
メモリアドレスではなくて、オペランドデータとしてレ
ジスタファイル等のデータ格納手段に切換え出力して、
指定領域に格納する構成としたので、ＯＳなどの処理で
必要となった仮想アドレスに対応する正しい物理アドレ
スを簡単に且つ高速に得ることができる。

【図面の簡単な説明】

【図１】この発明の一実施例に係る物理アドレス読出し
機能を持つ仮想記憶制御方式の情報処理装置の構成を示
すブロック図。

【図２】物理アドレスロード命令（ＬＰＡ命令）を含む
プログラム処理の流れを、ＴＬＢヒット時とＴＬＢミス
ヒット時とについて示す図。

【符号の説明】

１…仮想アドレスレジスタ、２…ＴＬＢ機構（アドレス
変換バッファ機構）、３…物理アドレスレジスタ、４…
命令レジスタ、５…レジスタファイル（データ格納手
段）、６…主メモリ、７…命令デコーダ、８…出力切換
器、９…ＡＬＵ、２１…アドレス変換バッファ、２２…
アドレス生成回路、２３…比較回路、２４…割込み制御
回路、２１１…仮想ページアドレス部、２１２…物理ペ
ージアドレス部。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 メモリアクセスのために仮想アドレスを
   物理アドレスに高速に変換するアドレス変換バッファ機
   構を備えた仮想記憶制御方式の情報処理装置において、 実行すべき命令が保持される命令レジスタと、 この命令レジスタに保持されている命令を解読する命令
   解読手段であって、同命令が、指定の仮想アドレスに対
   応する物理アドレスを前記アドレス変換バッファ機構か
   ら読出して指定のデータ格納手段内領域に格納すること
   を指示する特定ロード命令である場合には、前記アドレ
   ス変換バッファ機構を起動する命令解読手段と、 前記アドレス変換バッファ機構によって変換された物理
   アドレスを、通常状態ではメモリアクセスのためのメモ
   リアドレスとして選択し、前記命令レジスタに前記特定
   ロード命令が保持された場合には、前記命令解読手段の
   特定ロード命令解読結果に応じてオペランドデータとし
   て選択する切換手段と、 を具備し、前記命令レジスタに前記特定ロード命令が保
   持された場合には、同命令で指定された仮想アドレスを
   前記アドレス変換バッファ機構に与えて対応する物理ア
   ドレスを変換出力させ、この物理アドレスを前記切換手
   段によりオペランドデータとして選択させて同命令で指
   定されたデータ格納手段内領域に格納するようにしたこ
   とを特徴とする物理アドレス読出し機能を持つ仮想記憶
   制御方式の情報処理装置。
2. 【請求項２】 前記特定ロード命令で指定された仮想ア
   ドレスに対応する物理アドレスが前記アドレス変換バッ
   ファ機構に存在しないミスヒット時には、その仮想アド
   レスに対応する物理アドレスをアドレス変換テーブルを
   用いて求めて、その仮想アドレスと物理アドレスの対を
   前記アドレス変換バッファ機構に登録する割込み処理を
   行い、しかる後に前記特定ロード命令を再実行すること
   を特徴とする請求項１記載の物理アドレス読出し機能を
   持つ仮想記憶制御方式の情報処理装置。