JPH0552539B2 - - Google Patents

Description

【発明の詳細な説明】 (a) 発明の技術分野 本発明は情報処理システムの処理装置、特に仮
想記憶方式であつてパイプライン制御方式の処理
装置の高速化のためのアドレス変換制御装置に関
する。

(b) 技術の背景 中央処理装置及びベクトル処理装置等の処理速
度を向上する制御方式の一つとして、パイプライ
ン方式が用いられる。この方式は、各命令の実行
シーケンスを複数段に分割し、各段が独立に動作
できる構成にすることにより、複数の命令を同時
並行に実行することができる方式である。

各命令の実行シーケンスは、例えば第１図に示
すように12のサイクルに分割される。各サイクル
の機能は概要次の通りである。

Ｉ：命令フエツチアドレスの計算 Ｔ：命令アドレス変換バツフアのアクセス Ｂ：命令バツフアのデータアクセス Ｄ：命令解読 Ｒ：レジスタ読み取り Ａ：オペランドアドレスの計算 Ｔ：オペランドアドレス変換バツフアのアクセ
ス Ｂ：オペランドバツフアのデータアクセス Ｅ１：演算実行サイクル１ Ｅ２：演算実行サイクル２ Ｖ：チエツクサイクル Ｗ：書込みサイクル パイプライン方式を最も高度に利用するために
は、上記のようなサイクルの各々を実行する回路
に遊びが無いように、それぞれ異なる命令が割り
当てられて並行に実行される必要がある。そのよ
うに、命令実行に必要なデータを絶え間なくパイ
プラインに供給できた場合には、１サイクルごと
に１命令の実行が完了することになり、最高の処
理速度を得ることができる。

前記のシーケンスにおいて、Ｉ−Ｔ−Ｂおよび
Ａ−Ｔ−Ｂの各３サイクルは、それぞれ命令フエ
ツチ及びオペランドアクセスのシーケンスであ
る。このシーケンスは、所望の命令又はデータの
アドレスがアドレス変換バツフアにあり、且つ所
望の命令又はデータがバツフア記憶装置にある場
合にのみ図示のとおり３サイクルで完了するが、
それ以外の場合には主記憶装置へのアクセスを要
するアドレス変換処理或いはオペランドアクセス
となる為に、更に多くの処理サイクルを費やす。
従つて、アドレス変換バツフア及びバツフア記憶
装置は必要なデータを保持している確率をできる
だけ高めることを考慮して、それらの記憶容量、
制御方式等の設計がなされる。

更に、各命令実行シーケンスの中に２回のアク
セスサイクル（Ｉ−Ｔ−Ｂ及びＡ−Ｔ−Ｂ）が含
まれるので、前記のように全サイクルを並行実行
させようとした場合には、両アクセスの衝突を解
決しなければならない。その為にはアドレス変換
バツフア及びバツフア記憶装置からなるデータア
クセス機構を、命令フエツチ用とオペランドアク
セス用に別個に設け、両機構が並行に動作できる
ようにする方式が彩られる。

(c) 従来技術と問題点 そのように２組のデータアクセス機構を設ける
方式においては、パイプラインの高度利用による
処理の高速化は得られるものの、一方で次のよう
な問題が生じ得る。

(i) 両アドレス変換バツフアに同一の内容が登録
される場合があり、アドレス変換バツフアの使
用効率を下げる。

(ii) アドレス変換バツフアに目的のアドレスが存
在しない場合のアドレス変換処理が、同一アド
レス領域に対して命令アドレスとオペランドア
ドレスに関して重複される場合が生じ、時間的
オーバヘツドを増加させる。

このような現象は、小規模のサブルーチンモジ
ユール等でプログラムの命令部分とオペランド域
とのアドレスが近接している場合に特に生じ易
い。この場合、上記の（）は高速化のためにや
むをえないと考えることができるが、（）は前
記のように主記憶装置へのアクセスを要する処理
であり、それを増加させることにより高速化を阻
害する要素となるので改善が望まれていた。

(d) 発明の目的 従つて、本発明の目的は、上記の欠点を改善
し、時間的オーバヘツドの増加が少なく、パイプ
ラインを高度に利用できる。アドレス変換制御装
置を提供するにある。

(e) 発明の構成 この目的は本発明において、仮想記憶方式の処
理装置がオペランドアクセス及び命令フエツチの
ために発生する論理アドレスについて、変換手段
によつて変換した該論理アドレスと実アドレスと
の対を保持するアドレス変換バツフアをアクセス
用途別に複数組有し、何れかの該アドレス変換バ
ツフアに所要の該論理アドレスと実アドレスとの
対が無い場合に、全該アドレス変換バツフアに共
通に設けた該変換手段が、主記憶装置に保持する
アドレス変換用テーブルを該論理アドレスによつ
て索引することにより、実アドレスに変換するア
ドレス変換制御装置にあつて、全該アドレス変換
バツフアに共通に設けられた記憶手段であつて、
該変換手段により最後に変換した、論理アドレス
と、対応する実アドレスとの対を記憶する記憶手
段、及び、該変換手段によるアドレス変換の実行
に先立つて、該記憶手段に記憶されている論理ア
ドレスと変換すべき論理アドレスとが一致した場
合に、該記憶手段に記憶されている実アドレスを
変換結果のアドレスとする手段を有することを特
徴とするアドレス変換制御装置により達成され
る。

(f) 発明の実施例 以下図面を参照し、本発明の実施例について説
明する。

第２図は処理装置の構成例を示すブロツク図で
ある。処理装置はＩユニツト４１、Ｅユニツト４
２、Ｓユニツト４３の３機能ユニツトと、バツフ
ア記憶装置４４とからなる。Ｉユニツト４１は命
令を解読し、パイプライン全体を制御する。Ｅユ
ニツト４２は命令実行における演算を行う。Ｓユ
ニツト４３は論理アドレスと実アドレス間のアド
レス変換と、バツフア記憶装置４４及び主記憶装
置４５へのアクセスを制御する。バツフア記憶装
置４４は主記憶装置４５上のデータの一部のコピ
ーを保持することにより、該データへの実効アク
セスを高速化する目的で設けられる。

一般に主記憶へのアクセス要求は、Ｉユニツト
４１からＳユニツト４３へ出されて、Ｓユニツト
４３で処理され、バツフア記憶装置４４上に目的
のデータがある場合には、主記憶装置４５に直接
アクセスすることなくバツフア記憶装置４４から
読み出されて、Ｉユニツト４１又はＥユニツト４
２へ供給される。バツフア記憶装置４４に目的の
データが無い場合及び書込み要求の場合には、Ｓ
ユニツト４３において、主記憶装置４５へのアク
セスが行われる。Ｓユニツト４３では、バツフア
記憶装置及び主記憶装置へのアクセスのために、
論理アドレスを実アドレスに変換する。この変換
を高速化するために、後述のアドレス変換バツフ
アを持つ。アドレス変換バツフアに目的のアドレ
スが無かつた場合には、主記憶装置に記憶されて
いるアドレス変換テーブルを索引して、アドレス
変換を行うことが必要になる。

本発明は主としてＳユニツト、特にそのアドレ
ス変換回路における制御方式に関する。

第３図は本発明を適用するアドレス変換機構の
うち、２組のアドレス変換バツフア及びデータバ
ツフアからなる部分である。図において、２及び
１１はそれぞれオペランドアクセス用及び命令フ
エツチ用のアドレス変換バツフア、４及び１３は
それぞれオペランド用及び命令用のデータバツフ
ア機構である。

オペランドアクセスアドレス及び命令フエツチ
アドレスはそれぞれOERレジスタ１及びIERレ
ジスタ１０にセツトされる。

本実施例のシステムにおいて、アドレス変換バ
ツフアは１９ビツトの論理ページアドレスを実ペ
ージフレームアドレスに変換するものとし、アド
レス変換バツフア２及び１１の各々は論理ページ
アドレスの第１〜11ビツト部分と対応する実ペー
ジアドレスとの対を１項目とする256項目を１組
とする２組のバツフアで構成される。論理ページ
アドレスの第12〜19ビツトによつてアドレス変換
バツフア２又は１１から２項目を同時に読み出
し、OER１又はIER１０の第１〜11ビツトと読
み出した項目の論理アドレスフイールドとを比較
回路３ａ及び３ｂ、又は１２ａ及び１２ｂによつ
て比較する。比較の結果としては、一方の比較回
路において一致を検出する場合と、両方の比較が
不一致となる場合がある。

比較回路で一致出力を得た場合はその論理アド
レスに対応する実ページアドレスをデータバツフ
ア機構４又は１３へ渡す。データバツフア機構４
及び１３の各々は、例えば64バイトのデータブロ
ツク64個からなる高速メモリ及びその制御回路よ
りなる公知の回路であり、本発明と直接の関連は
無いので、これ以上の説明は行わない。

アドレス変換バツフアから得られた実アドレス
はORR又はIRRレジスタ６，１５へ転送されて
いて、データバツフアに所望のアドレスのデータ
が保存されてない場合にはPRR６又はIRR１５
の内容を主記憶アドレスレジスタMAR１９にセ
ツトし、主記憶装置４５へのアクセスが行われ
る。

比較回路３ａ及び３ｂの両者、又は１２ａ及び
１２ｂの両者で不一致を検出した時は、第４図に
示すアドレス変換回路３０により、主記憶装置４
５に記憶されているアドレス変換テーブルを使用
する変換動作が実行される。この変換動作を第４
図により説明する。

アドレス変換テーブルは通常２階層であつてセ
グメントテーブルとページテーブルからなり、セ
グメントテーブルの各項の内容が各ページテーブ
ルの先頭アドレスを指す。セグメントテーブルの
先頭アドレスはＩユニツト４１内の制御レジスタ
に格納されている。

上記の不一致の場合、OER１又はIER１０に
セツトされた論理アドレスがTLRレジスタ３１
ヘセツトされる。又セグメントテーブル先頭アド
レス（STO）がＩユニツト４１の制御レジスタ
からTRPレジスタ３２にセツトされる。次に
TRP３２上のSTOと、TLR３１上の論理アドレ
スのページアドレスを加算器３３で加算し、セグ
メントテーブルの項目へのアクセスアドレスを得
る。このアドレスは線３８でOER１又はIER１
０へ送られて、前記の方法で主記憶アクセスが実
行され、主記憶から読み出されるデータであるペ
ージテーブル先頭アドレスはTRP３２にセツト
される。

次に、TRP３２上のページテーブル先頭アド
レスとTLR３１上の論理ページアドレスとを加
算器３３で加算し、これをアドレスとして前と同
様に主記憶にアクセスすることにより、ページテ
ーブルから所望の実ページアドレスが読み出さ
れ、TRP３２へセツトされ、TRP３２の内容は
TWRレジスタ３４へ転送される。

次に、TLR３１の内容である論理アドレスは
線３８を通してOER１又はIER１０へ転送され、
そのアドレスの一部はアドレス変換バツフアの１
項目を選択し、その項目に論理アドレスの他の一
部と線３９を通して転送されるTWR３４の内容
とが書き込まれる。これにより、新しいアドレス
対がアドレス変換バツフアに登録され、その後の
アクセスに利用可能になる。

以上は従来の方式におけると同様の変換動作の
概要であるが、本発明の実施例においては、上記
の動作で実ページアドレスが決定してTWR３４
がセツトされる時、同時にTLR３１上の論理ア
ドレスをTLRHレジスタ３５にセツトする。従
つて、アドレス変換バツフアに最後に登録した内
容が、TWR３４とTLRH３５の対としてアドレ
ス変換回路３０にも保存されることになる。

その後、別の主記憶アクセス要求においてアド
レス変換回路３０による変換を必要とする時、前
と同様にTLR３１に論理アドレスがセツトされ
ると、変換動作に先立つてTLRH３５の内容と
TLR３１の内容が比較回路３６によつて比較さ
れる。ここで一致が検出されると、前記の主記録
上のアドレス変換テーブルによる変換動作を行う
ことなく、直ちにTWR３４に残されている前回
の結果により、アドレス変換が完了したものとし
て、アドレス変換バツフアへの書込みを行う。

TLRH３５の内容が、変換すべき論理アドレ
スと一致しなかつた場合は、従来例と同様にアド
レス変換処理が行われる。但し変換に成功したと
きは、前記のように新しい論理アドレスと実アド
レスによつてTLRH３５及びTWR３４が更新さ
れ、保存される。

以上により、同じページへのアクセスのための
アドレス変換要求が、命令フエツチとオペランド
アクセスとで続いて発生した場合には、後のアド
レス変換要求は主記憶のアドレス変換テーブルに
アクセスすることなく完了することができる。

なお、TWR３４とTLRH３５に保存されてい
る内容は、当然アドレス変換バツフアの該当項目
の内容と一致している必要がある。従つてアドレ
ス変換バツフアの全部又は一部の内容が強制的に
無効化されるときは、同時にTWR３４及び
TLRH３５の内容を無効化又は消去するように
構成しなければならない。このようなアドレス変
換バツフアの強制的無効化は、通常はアドレス変
換テーブルの変更処理を行つた場合等に特定の命
令の実行によつて行われるので、それらの命令
に、同時にTWR３４及びTLRH３５の内容も消
去する機能を併合することが望ましい。

(g) 発明の効果 以上の説明により明らかなように、本発明をア
ドレス変換機構に適用すれば、パイプライン方式
の中央処理装置の高速化のために、命令フエツチ
用とオペランドアクセス用の２組のアドレス変換
機構を持つシステムにおいて、主記憶のアドレス
変換テーブルによるアドレス変換処理を、同一ア
ドレス領域について両アドレス変換機構で重複し
て行う可能性が殆ど無くなるので、２組のアドレ
ス変換機構による高速化の効果を高めることがで
きる。

【図面の簡単な説明】

第１図は処理装置の命令実行シーケンスを示す
図、第２図は処理装置のブロツク図、第３図はア
ドレス変換バツフア及びその周辺のブロツク図、
第４図はアドレス変換回路のブロツク図である。 図において、２及び１１はアドレス変換バツフ
ア、４及び１３はデータバツフア回路、３０はア
ドレス変換回路、４１はＩユニツト、４２はＥユ
ニツト、４３はＳユニツト、４４はバツフア記憶
装置、４５は主記憶装置である。

Claims (1)

1. 【特許請求の範囲】 １ 仮想記憶方式の処理装置がオペランドアクセ
   ス及び命令フエツチのために発生する論理アドレ
   スについて、変換手段によつて変換した該論理ア
   ドレスと実アドレスとの対を保持するアドレス変
   換バツフアをアクセス用途別に複数組有し、 何れかの該アドレス変換バツフアに所要の該論
   理アドレスと実アドレスとの対が無い場合に、全
   該アドレス変換バツフアに共通に設けた該変換手
   段が、主記憶装置に保持するアドレス変換用テー
   ブルを該論理アドレスによつて索引することによ
   り、実アドレスに変換するアドレス変換制御装置
   であつて、 全該アドレス変換バツフアに共通に設けられた
   記憶手段であつて、該変換手段により最後に変換
   した、論理アドレスと、対応する実アドレスとの
   対を記憶する記憶手段、及び、 該変換手段によるアドレス変換の実行に先立つ
   て、該記憶手段に記憶されている論理アドレスと
   変換すべき論理アドレスとが一致した場合に、該
   記憶手段に記憶されている実アドレスを変換結果
   のアドレスとする手段を有することを特徴とする
   アドレス変換制御装置。