JPH0525143B2 - - Google Patents
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- JPH0525143B2 JPH0525143B2 JP61080109A JP8010986A JPH0525143B2 JP H0525143 B2 JPH0525143 B2 JP H0525143B2 JP 61080109 A JP61080109 A JP 61080109A JP 8010986 A JP8010986 A JP 8010986A JP H0525143 B2 JPH0525143 B2 JP H0525143B2
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、画像データの拡大、縮小、回転等の
線形変換を行うための画像処理装置に関するもの
である。
線形変換を行うための画像処理装置に関するもの
である。
複数の画素によつて形成される画像データの線
形変換とは、第２図に示すように、ソース画像
（図中の実線で示した“Ａ”）を移動、拡大，縮
小、回転した変換画像（図中の破線で示した
“Ａ”）に変換することである。第１図において、
イは移動、ロは拡大、ハは回転、ニは移動、拡
大、回転を組合せた一般的な線形変換の例を示し
ている。
形変換とは、第２図に示すように、ソース画像
（図中の実線で示した“Ａ”）を移動、拡大，縮
小、回転した変換画像（図中の破線で示した
“Ａ”）に変換することである。第１図において、
イは移動、ロは拡大、ハは回転、ニは移動、拡
大、回転を組合せた一般的な線形変換の例を示し
ている。
これらの線形変換は、ソース画像上の座標を
（Ｘ，Ｙ）とし，（Ｘ，Ｙ）に対応する変換画像上
の座標を（ｘ，ｙ）としたとき、式(1)で定義され
る。
（Ｘ，Ｙ）とし，（Ｘ，Ｙ）に対応する変換画像上
の座標を（ｘ，ｙ）としたとき、式(1)で定義され
る。
ｘ
ｙ＝PQ
RSＸ−Xo
Ｙ−Yo＋xo
yo …(1)
ここで、Ｐ，Ｑ，Ｒ，Ｓは変換係数、Xo，Yo
は、ソース画像の原点座標、xo，yoは変換画像
の平行移動量である。
は、ソース画像の原点座標、xo，yoは変換画像
の平行移動量である。
この線形変換を行う従来装置には、ソース画像
上の各画素を順に、その画素の座標（Ｘ，Ｙ）か
ら式(1)で算出される変換画像上の（ｘ，ｙ）の位
置へ転送するというものがあつた（特開昭59−
229669参照）。また、別の従来装置では、式(1)の
変換行列の逆行列を求め、あらかじめ式(1)から求
めた変換画像上の格子点の座標（ｘ，ｙ）から、
対応するソース画像上の座標（Ｘ，Ｙ）を、上記
の逆行列から決定し、（Ｘ，Ｙ）あるいは、その
周辺の画素データから何らかの手段で決定した画
素データを（ｘ，ｙ）の画素データとする（特開
昭56−76683参照）。
上の各画素を順に、その画素の座標（Ｘ，Ｙ）か
ら式(1)で算出される変換画像上の（ｘ，ｙ）の位
置へ転送するというものがあつた（特開昭59−
229669参照）。また、別の従来装置では、式(1)の
変換行列の逆行列を求め、あらかじめ式(1)から求
めた変換画像上の格子点の座標（ｘ，ｙ）から、
対応するソース画像上の座標（Ｘ，Ｙ）を、上記
の逆行列から決定し、（Ｘ，Ｙ）あるいは、その
周辺の画素データから何らかの手段で決定した画
素データを（ｘ，ｙ）の画素データとする（特開
昭56−76683参照）。
上記第１の従来装置の場合には、変換画像上の
格子点の座標（ｘ，ｙ）を求め、これに最も近い
格子点の座標に丸める処理を行うため、変換画像
上の全ての格子点を発生することができないとい
う問題があつた。一方上記第２の従来装置の場合
には、変換画像上の格子点座標から、対応するソ
ース画像の画素データを求めるため、第１の従来
装置のように変換画像上の画素の欠落は生じな
い。しかし、ソース画像をランダムにアクセスす
ることになるため、ソース画像がシーケンシヤル
に取り込まれる場合、すなわち高速化のために、
FIFOレジスタを介してDMAコントローラ等に
よつてある決まつた順序でソース画像を転送する
構成を取つた場合、非常に効率が悪くなり高速性
が得られないという欠点があつた。
格子点の座標（ｘ，ｙ）を求め、これに最も近い
格子点の座標に丸める処理を行うため、変換画像
上の全ての格子点を発生することができないとい
う問題があつた。一方上記第２の従来装置の場合
には、変換画像上の格子点座標から、対応するソ
ース画像の画素データを求めるため、第１の従来
装置のように変換画像上の画素の欠落は生じな
い。しかし、ソース画像をランダムにアクセスす
ることになるため、ソース画像がシーケンシヤル
に取り込まれる場合、すなわち高速化のために、
FIFOレジスタを介してDMAコントローラ等に
よつてある決まつた順序でソース画像を転送する
構成を取つた場合、非常に効率が悪くなり高速性
が得られないという欠点があつた。
本発明の目的は、ソース画像データを高速に取
り込むことができ、かつ変換画像の画素の欠落も
生じないように線形変換処理を行う画像処理装置
を提供するにある。
り込むことができ、かつ変換画像の画素の欠落も
生じないように線形変換処理を行う画像処理装置
を提供するにある。
上記の目的は、ソース画像上の１ラインに対応
する変換画像上の直線を構成する格子点の座標列
を、ソース画像上の１ラインの始点、終点の座標
を式(1)で変換した２点を４連結あるいは８連結モ
ードで連結するように補間して順次発生するため
の第１のデイジタル微分解析器（以下DDAと略
記する）と、ソース画像上のラインに含まれる画
素データの数とこのライン対応の変換画像上の画
素数とから、ソース画像の読み出し信号と、それ
によつて読み出した画素データを前記第１の
DDAの発生した座標に書き込むためのライト信
号を発生する第２のDDAとを用いてソース画像
を１ラインずつ変換する画像変換手段を構成する
とともに、ソース画像上のあるラインの始点とそ
の次のラインの始点の各変換画像上の対応点の座
標の間の連結モードを、上記第１のDDAによる
２点間の補間が８連結モードである時には４連結
モードとなるようにし、上記補間が４連結モード
である時には８連結モードとなるように各始点を
生成する始点の発生手段を設けることにより達成
される。但し４連結とは、第３図イに示すよう
に、２つの格子点が方向ａ〜ｄのいずれかで隣接
関係にあることを言い、８連結とは、同図ロに示
すように、２つの格子点がａ〜ｈの８方向のいず
れかで隣接関係にあると言う。
する変換画像上の直線を構成する格子点の座標列
を、ソース画像上の１ラインの始点、終点の座標
を式(1)で変換した２点を４連結あるいは８連結モ
ードで連結するように補間して順次発生するため
の第１のデイジタル微分解析器（以下DDAと略
記する）と、ソース画像上のラインに含まれる画
素データの数とこのライン対応の変換画像上の画
素数とから、ソース画像の読み出し信号と、それ
によつて読み出した画素データを前記第１の
DDAの発生した座標に書き込むためのライト信
号を発生する第２のDDAとを用いてソース画像
を１ラインずつ変換する画像変換手段を構成する
とともに、ソース画像上のあるラインの始点とそ
の次のラインの始点の各変換画像上の対応点の座
標の間の連結モードを、上記第１のDDAによる
２点間の補間が８連結モードである時には４連結
モードとなるようにし、上記補間が４連結モード
である時には８連結モードとなるように各始点を
生成する始点の発生手段を設けることにより達成
される。但し４連結とは、第３図イに示すよう
に、２つの格子点が方向ａ〜ｄのいずれかで隣接
関係にあることを言い、８連結とは、同図ロに示
すように、２つの格子点がａ〜ｈの８方向のいず
れかで隣接関係にあると言う。
DDAは、「プリンシプルズ オブ インタラク
テイブ コンピユータ グラフイツクス」セカン
ド エデイシヨン、マクグローヒル コーガクシ
ヤ 1979年刊 第21頁から第27頁
（“PRINCIPLES OF INTERACTIVE
COMPUTER GRAPHICS”Second Edition，
McGRAW−HILL KOGAKUSHA，LTD.PP21
−27）に詳しく記載されている。その動作は、今
任意の傾きをもつた二次元平面（ｘ，ｙ）上の直
線の傾斜と始点、終点の座標とが与えられたとす
る。その直線のｘ，ｙ成分の長い方をｘ、短い方
をｙとすると、直線に沿つてｘを１ずつ変化させ
た時のｙの値は、直線の傾斜によつて１より小さ
いステツプ幅で変化し、一般には整数値にはなら
ない。そこでDDAはこのｙの値を丸めた整数値
に変換して整数座標（ｘ，ｙ）として出力するも
ので、格子点（整数座標の点）で直線を近似して
出力する機能をもつものである。そこで第１の
DDAでは変換画像上の各ラインを８／４連結で
連結するための格子点の座標を生成し、第２の
DDAでソース側のラインの画素数と変換画像側
のラインの画素数の多い方に対し少ない方を重複
して割当てる制御を上記の機能を利用して実現す
る。更に始点の発生手段によつて始点間を４／８
連結となるようにするから、変換画像上の各ライ
ン始点間が４／８連結で各ライン内が８／４連結
になり、変換画像上の全画素に必ずデータが与え
られる。しかもこの２個のDDAによる動作はラ
インに沿つて順次動作して座標の発生とそこへの
データ書き込み制御が行われ、ソース画像上から
とり出されるデータの順はソース画像のラインの
順のままでよいから、FIFOレジスタが使えて高
速処理が可能となる。
テイブ コンピユータ グラフイツクス」セカン
ド エデイシヨン、マクグローヒル コーガクシ
ヤ 1979年刊 第21頁から第27頁
（“PRINCIPLES OF INTERACTIVE
COMPUTER GRAPHICS”Second Edition，
McGRAW−HILL KOGAKUSHA，LTD.PP21
−27）に詳しく記載されている。その動作は、今
任意の傾きをもつた二次元平面（ｘ，ｙ）上の直
線の傾斜と始点、終点の座標とが与えられたとす
る。その直線のｘ，ｙ成分の長い方をｘ、短い方
をｙとすると、直線に沿つてｘを１ずつ変化させ
た時のｙの値は、直線の傾斜によつて１より小さ
いステツプ幅で変化し、一般には整数値にはなら
ない。そこでDDAはこのｙの値を丸めた整数値
に変換して整数座標（ｘ，ｙ）として出力するも
ので、格子点（整数座標の点）で直線を近似して
出力する機能をもつものである。そこで第１の
DDAでは変換画像上の各ラインを８／４連結で
連結するための格子点の座標を生成し、第２の
DDAでソース側のラインの画素数と変換画像側
のラインの画素数の多い方に対し少ない方を重複
して割当てる制御を上記の機能を利用して実現す
る。更に始点の発生手段によつて始点間を４／８
連結となるようにするから、変換画像上の各ライ
ン始点間が４／８連結で各ライン内が８／４連結
になり、変換画像上の全画素に必ずデータが与え
られる。しかもこの２個のDDAによる動作はラ
インに沿つて順次動作して座標の発生とそこへの
データ書き込み制御が行われ、ソース画像上から
とり出されるデータの順はソース画像のラインの
順のままでよいから、FIFOレジスタが使えて高
速処理が可能となる。
以下、本発明を実施例によつて詳細に説明す
る。
る。
（実施例の構成）
第４図は、本発明の画像処理装置の全体構成を
示したもので、CPU１は、ソース画像を蓄える
メインメモリ２より、ソース画像上の画素データ
を読み出し、バス３を介してFIFOレジスタ４に
書き込む。
示したもので、CPU１は、ソース画像を蓄える
メインメモリ２より、ソース画像上の画素データ
を読み出し、バス３を介してFIFOレジスタ４に
書き込む。
画像変換装置５は、CPU１からバス３を介し
後述するソース画像の大きさ、変換された画像の
大きさ位置等のパラメータを与えられ、更に変換
処理実行の起動がかけられると、ソース画像上の
画素データを読み出すためにFIFOレジスタ４に
対しリード信号５４を送出し、リードデータ４５
を受け取る。更に、この受け取つたソース画像上
の画素データを、変換画像としてフレームメモリ
６上へ信号線５６を介して書き込む。
後述するソース画像の大きさ、変換された画像の
大きさ位置等のパラメータを与えられ、更に変換
処理実行の起動がかけられると、ソース画像上の
画素データを読み出すためにFIFOレジスタ４に
対しリード信号５４を送出し、リードデータ４５
を受け取る。更に、この受け取つたソース画像上
の画素データを、変換画像としてフレームメモリ
６上へ信号線５６を介して書き込む。
フレームメモリ６は、デイスプレイ７へ表示す
る画像データを蓄える記憶装置であり、常時その
内容は読み出されてデイスプレイ７に送出され、
表示される。この表示機構は本発明には関係がな
いので説明を省略する。
る画像データを蓄える記憶装置であり、常時その
内容は読み出されてデイスプレイ７に送出され、
表示される。この表示機構は本発明には関係がな
いので説明を省略する。
さて、メインメモリ２に蓄えられているソース
画像上の画素データは、CPU１により任意の順
序でFIFOレジスタ４へ入力できるが、以下では
簡単のために、ソース画像の画素データの座標
（Ｘ，Ｙ）は直交座標であつて、かつＸ，Ｙとも
に整数値である格子点とし、更にFIFOレジスタ
４に送出される画素の順序は、与えられたソース
画像でCPU１が後述する手段によつて定められ
るＹ座標をもつもののうち、Ｘ座標の最小となる
格子点上の画素から、Ｘ座標を１つずつ増加し、
Ｘ座標の最大となる格子点上の画素の順で、１ラ
イン分の画素データとなるように送出されるもの
とする。
画像上の画素データは、CPU１により任意の順
序でFIFOレジスタ４へ入力できるが、以下では
簡単のために、ソース画像の画素データの座標
（Ｘ，Ｙ）は直交座標であつて、かつＸ，Ｙとも
に整数値である格子点とし、更にFIFOレジスタ
４に送出される画素の順序は、与えられたソース
画像でCPU１が後述する手段によつて定められ
るＹ座標をもつもののうち、Ｘ座標の最小となる
格子点上の画素から、Ｘ座標を１つずつ増加し、
Ｘ座標の最大となる格子点上の画素の順で、１ラ
イン分の画素データとなるように送出されるもの
とする。
第１図は、本発明の特徴とする画像変換装置５
の一実施例を示したものであつて、シーケンス制
御回路５０４はCPU１からの起動信号に従つて、
初期FIFOレジスタリード信号５０８、変換開始
信号５０７、及び変換実行信号５０５を発生す
る。Ｘカウンタ５０２及びＹカウンタ５０３は変
換画像上に書き込む画素の座標をそのカウント値
として保持する。DDA８はＸカウンタ５０２，
Ｙカウンタ５０３の更新のための信号を発生し、
DDA９はFIFOレジスタ４へのリード信号５４と
フレームメモリ６への書き込み信号５０６とを発
生する。方向レジスタ５０１はDDA８，DDA
９，Ｘカウンタ５０２，Ｙカウンタ５０３を制御
する信号を保持する。これらの回路へは、CPU
１が、バス３を介し任意の値を設定することがで
きる。
の一実施例を示したものであつて、シーケンス制
御回路５０４はCPU１からの起動信号に従つて、
初期FIFOレジスタリード信号５０８、変換開始
信号５０７、及び変換実行信号５０５を発生す
る。Ｘカウンタ５０２及びＹカウンタ５０３は変
換画像上に書き込む画素の座標をそのカウント値
として保持する。DDA８はＸカウンタ５０２，
Ｙカウンタ５０３の更新のための信号を発生し、
DDA９はFIFOレジスタ４へのリード信号５４と
フレームメモリ６への書き込み信号５０６とを発
生する。方向レジスタ５０１はDDA８，DDA
９，Ｘカウンタ５０２，Ｙカウンタ５０３を制御
する信号を保持する。これらの回路へは、CPU
１が、バス３を介し任意の値を設定することがで
きる。
DDA８とDDA９の内部は同一構成であつて、
その構成例を第５図に示す。同図に於いて、傾き
レジスタ１０２は１以下の値を保持するレジスタ
で、その値はCPU１からバス３、端子BIN経由
で設定される。誤差レジスタ１０１は、１より小
さい値を保持するレジスタで、EBL端子へイネ
ーブル信号が与えられた時、加算器１０４のＳ端
子出力値が設定される。セレクタ１０３は、
INIT端子からの変換開始信号５０７が変換開始
を示していない時（レベルが“φ”の時）誤差レ
ジスタ１０１の内容を選択し、変換開始信号５０
７が変換開始している時（レベルが“１”の時）
0.5を選択して出力する。加算器１０４はこのセ
レクタ１０３の出力と傾きレジスタ１０２の内容
とを加算し、Ｓ端子へはその加算結果の小数部を
（これをイネーブル信号によりレジスタ１０１へ
セツトされる）、Ｃ端子へはその加算結果の整数
部（キヤリイ信号）を出力する。この後者のキヤ
リー信号はオアゲート１０５，１０６へ入力され
る。オアゲート１０５のもう一方の入力には、
DIR端子からの制御信号がノツトゲート１０７経
由で印加され、オアゲート１０６のもう一方の入
力には制御信号が入力されていて、制御信号が
“０”の時はキヤリイ信号がなくてもオアゲート
１０５出力を１とし、制御信号が“１”の時はオ
アゲート１０６出力をキヤリイ信号がなくても１
とする。
その構成例を第５図に示す。同図に於いて、傾き
レジスタ１０２は１以下の値を保持するレジスタ
で、その値はCPU１からバス３、端子BIN経由
で設定される。誤差レジスタ１０１は、１より小
さい値を保持するレジスタで、EBL端子へイネ
ーブル信号が与えられた時、加算器１０４のＳ端
子出力値が設定される。セレクタ１０３は、
INIT端子からの変換開始信号５０７が変換開始
を示していない時（レベルが“φ”の時）誤差レ
ジスタ１０１の内容を選択し、変換開始信号５０
７が変換開始している時（レベルが“１”の時）
0.5を選択して出力する。加算器１０４はこのセ
レクタ１０３の出力と傾きレジスタ１０２の内容
とを加算し、Ｓ端子へはその加算結果の小数部を
（これをイネーブル信号によりレジスタ１０１へ
セツトされる）、Ｃ端子へはその加算結果の整数
部（キヤリイ信号）を出力する。この後者のキヤ
リー信号はオアゲート１０５，１０６へ入力され
る。オアゲート１０５のもう一方の入力には、
DIR端子からの制御信号がノツトゲート１０７経
由で印加され、オアゲート１０６のもう一方の入
力には制御信号が入力されていて、制御信号が
“０”の時はキヤリイ信号がなくてもオアゲート
１０５出力を１とし、制御信号が“１”の時はオ
アゲート１０６出力をキヤリイ信号がなくても１
とする。
以上のような構成のDDAは、前述の文献に示
されているように、二次元空間に於ける第１象限
で、傾き45°以下（制御信号０の時）又は45°以上
（制御信号１の時）のベクトル（原点を始点とす
る直線）を与えた時に、ベクトル上でｘ座標を＋
１した時ｙ座標がいくら増えるか（整数の増分）
を求める機能を持ち、＋１増える毎にその値が、
イネーブル信号によりアンドゲート１０８，１０
９が開となつた時にXup，Yup端子から出力され
る。なお、第２〜第４象限のベクトルの場合に
は、第１図の方向レジスタ５０１のＸ，Ｙ端子の
値によりＸカウンタ５０２，Ｙカウンタ５０３を
アツプカウンタモードとするかダウンカウンタモ
ードとするかの制御を行うことで対処できる。
されているように、二次元空間に於ける第１象限
で、傾き45°以下（制御信号０の時）又は45°以上
（制御信号１の時）のベクトル（原点を始点とす
る直線）を与えた時に、ベクトル上でｘ座標を＋
１した時ｙ座標がいくら増えるか（整数の増分）
を求める機能を持ち、＋１増える毎にその値が、
イネーブル信号によりアンドゲート１０８，１０
９が開となつた時にXup，Yup端子から出力され
る。なお、第２〜第４象限のベクトルの場合に
は、第１図の方向レジスタ５０１のＸ，Ｙ端子の
値によりＸカウンタ５０２，Ｙカウンタ５０３を
アツプカウンタモードとするかダウンカウンタモ
ードとするかの制御を行うことで対処できる。
（実施例の動作）
次に、以上示したハードウエアを用いて、メイ
ンメモリ２上にあるソース画像を変換し、フレー
ムメモリ６に書き込む手順について述べる。
ンメモリ２上にあるソース画像を変換し、フレー
ムメモリ６に書き込む手順について述べる。
第６図は、被変換画像であるソース画像と変換
画像との関係を示した図である。メインメモリ２
には、ある任意のアドレスから順に、２次元空間
上の格子点ａ，ｂ，ｄ，ｃで定義される長方形２
１の各格子点上の画素情報が、格子点ａから始ま
るベクトル22にそつて、格子点ｄまで格納されて
いる。第４図の画像処理装置は、式(1)によつて格
子点ａ，ｂ，ｄ，ｃを変換したフレームメモリ上
の座標Ａ，Ｂ，Ｄ，Ｃで定義された平行四辺形６
１に含まれる全画素に対し、ソース画像上の画素
情報を写像する。即ち、画像変換装置５は、まず
ソース画像２１上の水平１ラインであるベクトル
22上に含まれる画素データを、変換画像上の座標
Ａから座標Ｂを結ぶベクトル62上の画素に写像す
る処理を行う。CPU１は、１つの水平ライン対
応の変換処理が終る毎に次の水平ライン対応の処
理を画像変換装置５へ指示し、これによつてソー
ス画像上のベクトルcdが変換されて変換画像上
のベクトルCDに写されるまで処理が実行される。
画像との関係を示した図である。メインメモリ２
には、ある任意のアドレスから順に、２次元空間
上の格子点ａ，ｂ，ｄ，ｃで定義される長方形２
１の各格子点上の画素情報が、格子点ａから始ま
るベクトル22にそつて、格子点ｄまで格納されて
いる。第４図の画像処理装置は、式(1)によつて格
子点ａ，ｂ，ｄ，ｃを変換したフレームメモリ上
の座標Ａ，Ｂ，Ｄ，Ｃで定義された平行四辺形６
１に含まれる全画素に対し、ソース画像上の画素
情報を写像する。即ち、画像変換装置５は、まず
ソース画像２１上の水平１ラインであるベクトル
22上に含まれる画素データを、変換画像上の座標
Ａから座標Ｂを結ぶベクトル62上の画素に写像す
る処理を行う。CPU１は、１つの水平ライン対
応の変換処理が終る毎に次の水平ライン対応の処
理を画像変換装置５へ指示し、これによつてソー
ス画像上のベクトルcdが変換されて変換画像上
のベクトルCDに写されるまで処理が実行される。
そこで、最初にソース画像上の水平１ライン分
の変換処理を説明する。今長方形２１の格子点
ａ，ｂ間の画素数をＬ、格子点ａ，ｃ間の画素数
をＭ、平行四辺形６１の格子点Ａ，Ｂ，Ｃ，Ｄの
座標（この座標は、格子点ａ，ｂ，ｃ，ｄを前記
第１式に代入して求める。）を各々（xA，yA），
（xB，yB），（xC，yC），（xD，yD）とする。CPU１
は、これらの値から、次のように各レジスタにデ
ータをセツトして第５図に示したDDA８，９の
初期設定を行う。
の変換処理を説明する。今長方形２１の格子点
ａ，ｂ間の画素数をＬ、格子点ａ，ｃ間の画素数
をＭ、平行四辺形６１の格子点Ａ，Ｂ，Ｃ，Ｄの
座標（この座標は、格子点ａ，ｂ，ｃ，ｄを前記
第１式に代入して求める。）を各々（xA，yA），
（xB，yB），（xC，yC），（xD，yD）とする。CPU１
は、これらの値から、次のように各レジスタにデ
ータをセツトして第５図に示したDDA８，９の
初期設定を行う。
(イ) ｜（xB−xA）｜≧｜（yB−yA）｜の時（ベクトル
62が45°以下） DDA８の傾きレジスタ１０２に｜（yB−yA）
｜／｜（xB−xA）｜≦１をセツトし、方向レジ
スタ５０１のＬ端子に出力されるビツトに
“０”をセツトする。
62が45°以下） DDA８の傾きレジスタ１０２に｜（yB−yA）
｜／｜（xB−xA）｜≦１をセツトし、方向レジ
スタ５０１のＬ端子に出力されるビツトに
“０”をセツトする。
｜（xB−xA）｜＜｜（yB−yA）｜の時（ベクトル
62が45°をこえる） DDA８の傾きレジスタ１０２に｜（xB−xA）
｜／｜（yB−yA）｜＜１をセツトし、方向レジス
タ５０１のＬ端子に出力されるビツトに“１”
をセツトする。
62が45°をこえる） DDA８の傾きレジスタ１０２に｜（xB−xA）
｜／｜（yB−yA）｜＜１をセツトし、方向レジス
タ５０１のＬ端子に出力されるビツトに“１”
をセツトする。
(ロ) xB−xA≧０の時（ベクトル62が第１，４象
限） 方向レジスタ５０１のＸ端子に出力されるビ
ツトに“０”をセツトする。
限） 方向レジスタ５０１のＸ端子に出力されるビ
ツトに“０”をセツトする。
xB−xA＜０の時（ベクトル62が第２，３象
限） 方向レジスタ５０１のＸ端子に出力されるビ
ツトに“１”をセツトする。
限） 方向レジスタ５０１のＸ端子に出力されるビ
ツトに“１”をセツトする。
yB−yA≧０の時（ベクトル62が第１、第２象
限） 方向レジスタ５０１のＹ端子に出力されるビ
ツトに“０”をセツトする。
限） 方向レジスタ５０１のＹ端子に出力されるビ
ツトに“０”をセツトする。
yB−yA＜０の時（ベクトル62が第３、第４象
限） 方向レジスタ５０１のＹ端子に出力されるビ
ツトに“１”をセツトする。
限） 方向レジスタ５０１のＹ端子に出力されるビ
ツトに“１”をセツトする。
(ハ) xAをＸカウンタ５０２にyAをＹカウンタ５
０３にセツトする。
０３にセツトする。
(ニ) α＝MAX（｜xB−xA｜，｜yB−yA｜）…(2)
とした時、
Ｌ−１≦α
ならばDDA９の傾きレジスタ１０２に拡大率
の逆数である（Ｌ−１）／αをセツトし、方向
レジスタ５０１のＳ端子に出力されるビツトに
“０”をセツトする。ここで(2)のαは、８連結
モードで生成された変換画像上のベクトル62の
画素数（この画素数は、変換画像の１ラインの
距離つまり終点座標から始点座標を引いた結果
の画素数であり、始点位置の画素は数えていな
い数字である。）を表わしている。
の逆数である（Ｌ−１）／αをセツトし、方向
レジスタ５０１のＳ端子に出力されるビツトに
“０”をセツトする。ここで(2)のαは、８連結
モードで生成された変換画像上のベクトル62の
画素数（この画素数は、変換画像の１ラインの
距離つまり終点座標から始点座標を引いた結果
の画素数であり、始点位置の画素は数えていな
い数字である。）を表わしている。
Ｌ−１＞αの時
DDA９の傾きレジスタ１０２に縮小率であ
るα／（Ｌ−１）をセツトし、方向レジスタ５
０１のＳ端子に出力されるビツトに“１”をセ
ツトする。
るα／（Ｌ−１）をセツトし、方向レジスタ５
０１のＳ端子に出力されるビツトに“１”をセ
ツトする。
(ホ) シーケンス制御回路５０４内のカウンタに
MAX（Ｌ，α）をセツトする。
MAX（Ｌ，α）をセツトする。
以上のDDA初期設定が終わると、CPU１はメ
インメモリ２からベクトル22に沿つた画素データ
を順次読み出してFIFOレジスタ４へ書き込み、
画像変換装置５へ起動をかける。但しレジスタ４
の持つワード数がベクトル２２の１ライン分のデ
ータ数より小さい時は画像変換装置５への起動を
かけた後に残つた分を転送する。
インメモリ２からベクトル22に沿つた画素データ
を順次読み出してFIFOレジスタ４へ書き込み、
画像変換装置５へ起動をかける。但しレジスタ４
の持つワード数がベクトル２２の１ライン分のデ
ータ数より小さい時は画像変換装置５への起動を
かけた後に残つた分を転送する。
CPU１が画像変換装置５への起動をかけると、
シーケンス制御回路５０４の起動レジスタがアク
セスされ、これによつて、シーケンス制御回路５
０４は、最初の第１タイミングでリード信号５０
８を出力し、これはオアゲート１０を介してリー
ド信号５４として送出される。FIFOレジスタ４
は、リード信号５４を受け取ると、次の第２タイ
ミングで、最初に入力されたデータすなわちソー
ス画像の格子点ａに対応する画素データをリード
データ４５として返送する。
シーケンス制御回路５０４の起動レジスタがアク
セスされ、これによつて、シーケンス制御回路５
０４は、最初の第１タイミングでリード信号５０
８を出力し、これはオアゲート１０を介してリー
ド信号５４として送出される。FIFOレジスタ４
は、リード信号５４を受け取ると、次の第２タイ
ミングで、最初に入力されたデータすなわちソー
ス画像の格子点ａに対応する画素データをリード
データ４５として返送する。
起動がかけられた次のタイミングで、シーケン
ス制御回路５０４は初期リード信号５０８をオフ
とし、代りに変換開始信号５０７と変換実行信号
５０５をオンとする。この両信号のオンによつて
DDAが動作を開始する。このうちDDA９の動作
は、次の通りである。もしＬ−１≦αであれば、
第６図ベクトル22上の画素データよりベクトル62
上の画素データの方が多いので、ベクトル22上の
同一データを複数回使つてベクトル62上の画素に
対応させる必要がある。この時は前述の初期設定
(ニ)によつて方向レジスタ５０１のＳ端子が“０”
にセツトされ、これがDDA９のDIR端子へ入力
されるから、第５図のオアゲート１０５出力は必
ず１で、変換実行信号５０５がEBL端子へ与え
られていることでXupは必ず１になる。一方。
Yupの方は加算器１０４からキヤリーが出力され
た時だけ１となる。このDDA９のXupは第１図の
ようにフレームメモリ６（変換画像）への書き込
み信号WEBLとなり、YupはFIFOレジスタ４か
らの次の画素データのリード信号となるから、今
の場合は必ずフレームメモリ６への書き込みが行
われ（Xup＝１），FIFOレジスタ４からの読み出
しはキヤリイ信号が１になつた時だけとなる。キ
ヤリイ信号が０の時は次のソース画像のデータは
リードされずに、前回にリードされたデータがそ
のまま次回にもフレームメモリ６、つまりベクト
ル62上のデータとして書き込まれる。このように
してDDA９は、ベクトル22上の少ないデータを
使つてベクトル62上の全画素にデータを与える制
御を行う。逆にＬ−１＞αの時は方向レジスタの
Ｓ端子が“１”に初期設定されるから、今度は
Yupが必ず１になつて画素数の多いベクトル22は
必ずFIFOレジスタ４からリードされ、逆にXup
はキヤリイ信号が１の時のみでこの時のみフレー
ムメモリ６への書き込みが行われ、キヤリイが０
の時はベクトル22上からリードしたデータはすて
られる。このようにDDA９は、ベクトル22上の
多いデータを、より少ない画素数のベクトル62上
へ与える制御を行う。
ス制御回路５０４は初期リード信号５０８をオフ
とし、代りに変換開始信号５０７と変換実行信号
５０５をオンとする。この両信号のオンによつて
DDAが動作を開始する。このうちDDA９の動作
は、次の通りである。もしＬ−１≦αであれば、
第６図ベクトル22上の画素データよりベクトル62
上の画素データの方が多いので、ベクトル22上の
同一データを複数回使つてベクトル62上の画素に
対応させる必要がある。この時は前述の初期設定
(ニ)によつて方向レジスタ５０１のＳ端子が“０”
にセツトされ、これがDDA９のDIR端子へ入力
されるから、第５図のオアゲート１０５出力は必
ず１で、変換実行信号５０５がEBL端子へ与え
られていることでXupは必ず１になる。一方。
Yupの方は加算器１０４からキヤリーが出力され
た時だけ１となる。このDDA９のXupは第１図の
ようにフレームメモリ６（変換画像）への書き込
み信号WEBLとなり、YupはFIFOレジスタ４か
らの次の画素データのリード信号となるから、今
の場合は必ずフレームメモリ６への書き込みが行
われ（Xup＝１），FIFOレジスタ４からの読み出
しはキヤリイ信号が１になつた時だけとなる。キ
ヤリイ信号が０の時は次のソース画像のデータは
リードされずに、前回にリードされたデータがそ
のまま次回にもフレームメモリ６、つまりベクト
ル62上のデータとして書き込まれる。このように
してDDA９は、ベクトル22上の少ないデータを
使つてベクトル62上の全画素にデータを与える制
御を行う。逆にＬ−１＞αの時は方向レジスタの
Ｓ端子が“１”に初期設定されるから、今度は
Yupが必ず１になつて画素数の多いベクトル22は
必ずFIFOレジスタ４からリードされ、逆にXup
はキヤリイ信号が１の時のみでこの時のみフレー
ムメモリ６への書き込みが行われ、キヤリイが０
の時はベクトル22上からリードしたデータはすて
られる。このようにDDA９は、ベクトル22上の
多いデータを、より少ない画素数のベクトル62上
へ与える制御を行う。
一方DDA８は、DDA９がXup＝１を出力して
フレームメモリ６への書き込みを指示した時、こ
の信号をEBL端子へ受けてイネーブルとなり、
Xup，Yupを出力する。この出力は、前述の初期
設定(イ)，(ロ)により、ベクトル62のｘ，ｙ成分の内
長い方に対応するXup、又はYupを必ず１とし
（方向レジスタＬ端子のセツト）、短い方のXup又
はYupはキヤリイ信号１の時のみ１とし、これら
Xup，Yupによつて対応するカウンタ５０２，５
０３の更新を行う。カウンタ５０２，５０３は初
期設定(ハ)によつてＡ点の座標（xA，yA）を与え
られているから、上記カウンタの更新によつてベ
クトル62のｘ，ｙ成分の内長い方は必ず１更新さ
れ、短い方はキヤリイ１の時のみ更新されてベク
トル62のａ点の次のアドレスが設定される。これ
はDDA８の８連結モードでのＡ，Ｂ間を補間す
る座標を発生する動作であり、この発生された座
標に、前述のDDA９の制御によつてFIFOからの
画素データが巻き込まれる。
フレームメモリ６への書き込みを指示した時、こ
の信号をEBL端子へ受けてイネーブルとなり、
Xup，Yupを出力する。この出力は、前述の初期
設定(イ)，(ロ)により、ベクトル62のｘ，ｙ成分の内
長い方に対応するXup、又はYupを必ず１とし
（方向レジスタＬ端子のセツト）、短い方のXup又
はYupはキヤリイ信号１の時のみ１とし、これら
Xup，Yupによつて対応するカウンタ５０２，５
０３の更新を行う。カウンタ５０２，５０３は初
期設定(ハ)によつてＡ点の座標（xA，yA）を与え
られているから、上記カウンタの更新によつてベ
クトル62のｘ，ｙ成分の内長い方は必ず１更新さ
れ、短い方はキヤリイ１の時のみ更新されてベク
トル62のａ点の次のアドレスが設定される。これ
はDDA８の８連結モードでのＡ，Ｂ間を補間す
る座標を発生する動作であり、この発生された座
標に、前述のDDA９の制御によつてFIFOからの
画素データが巻き込まれる。
以上で１つの画素データのリード／ライトが終
わると、シーケンス制御回路５０４は変換開始信
号５０７をオフとして以降は各DDA８，９内の
セレクタ１０３に誤差レジスタ１０１の内容を選
択させる状態とし、また初期設定(ホ)でセツトされ
た値つまり１ライン処理の画像数を−１して次の
画素の変換処理へ進む。
わると、シーケンス制御回路５０４は変換開始信
号５０７をオフとして以降は各DDA８，９内の
セレクタ１０３に誤差レジスタ１０１の内容を選
択させる状態とし、また初期設定(ホ)でセツトされ
た値つまり１ライン処理の画像数を−１して次の
画素の変換処理へ進む。
以上の動作をくり返して制御回路５０４は、内
蔵カウンタの値が０になると、変換実行信号５０
５もオフとし、１ライン分の変換処理を終了す
る。
蔵カウンタの値が０になると、変換実行信号５０
５もオフとし、１ライン分の変換処理を終了す
る。
以上の１ライン分の変換処理が１回の画像変換
装置５への起動で行われて終了すると、CPU１
は２番目の水平ラインの変換処理を画像変換装置
５へ指示するが、この時には第６図のベクトル62
の位置が変るのと等価であるから、その始点、終
点の座標（xA，yA）等を変えて、改めて初期設
定を行う。この場合、第２水平ライン、更にはそ
の先のソース画像上の水平ラインに対応する変換
画像上の始点は、第６図AC上にあるが、正確に
は直線ACに近い格子点（整数座標の点）を始点
として定めねばならず、これは丁度ベクトル62対
応の格子点を２個のDDAで８連結モードで生成
したのと同様な処理を必要とする。
装置５への起動で行われて終了すると、CPU１
は２番目の水平ラインの変換処理を画像変換装置
５へ指示するが、この時には第６図のベクトル62
の位置が変るのと等価であるから、その始点、終
点の座標（xA，yA）等を変えて、改めて初期設
定を行う。この場合、第２水平ライン、更にはそ
の先のソース画像上の水平ラインに対応する変換
画像上の始点は、第６図AC上にあるが、正確に
は直線ACに近い格子点（整数座標の点）を始点
として定めねばならず、これは丁度ベクトル62対
応の格子点を２個のDDAで８連結モードで生成
したのと同様な処理を必要とする。
第７図は第６図の変換画像６１を拡大したもの
で、第１水平ライン２２に対しては前述のように
画素６３に対応する格子点からベクトル62方向へ
の変換処理が行われた。ソース画像の第２の水平
線以降の変換処理に於ける始点は、本実施例では
４連結モードで連結した格子点から成るようにす
る。このように始点を４連結とし、各ライン対応
の格子点は前述のように８連結モードとすると、
変換画像のABDC内の全格子点にもれなくデー
タが書き込まれてぬけが生じないからである。例
えば、第８図ロにおいて、変換したラインが右上
がり45度の直線とし、各ラインが８連結モードつ
まり斜めの画素の連続を許すモードの場合、各始
点も８連結モードであると、各ラインの始点座標
は（−２，２），（−１，１），（０，０）となる。
しかし、これらの始点から右上がりの直線を斜め
画素の連続のみで描画すると、座標（−１，２），
（０，３），（１，４）のライン、（０，１），（１，
２），（２，３）のラインの各画素が抜けてしまう
ことになる。しかるに、始点の連結モードを４連
結モードにすると、座標（−１，２），（０，１）
も始点となるため、画素抜けは生じない。そして
４連結補間はDDA８，Ｘカウンタ５０２，Ｙカ
ウンタ５０３による８連結補間と同様な構成で
Ｘ，Ｙ各カウンタが同時に１更新されないように
構成すればよい。即ち両カウンタが同時に更新さ
れなければ、第３図ロのｂ，ｄ，ｆ，ｈ方向の隣
接格子点は生じないので、第３図イのように４連
結になる。このような４連結補間はハードウエア
で構成してもよいが、本実施例においては、
CPU１のソフトウエアによつてこれを実現する
ものとする。但しこの処理内容は、ハードウエア
による前述の８連結補間とほぼ同様なので省略す
る。
で、第１水平ライン２２に対しては前述のように
画素６３に対応する格子点からベクトル62方向へ
の変換処理が行われた。ソース画像の第２の水平
線以降の変換処理に於ける始点は、本実施例では
４連結モードで連結した格子点から成るようにす
る。このように始点を４連結とし、各ライン対応
の格子点は前述のように８連結モードとすると、
変換画像のABDC内の全格子点にもれなくデー
タが書き込まれてぬけが生じないからである。例
えば、第８図ロにおいて、変換したラインが右上
がり45度の直線とし、各ラインが８連結モードつ
まり斜めの画素の連続を許すモードの場合、各始
点も８連結モードであると、各ラインの始点座標
は（−２，２），（−１，１），（０，０）となる。
しかし、これらの始点から右上がりの直線を斜め
画素の連続のみで描画すると、座標（−１，２），
（０，３），（１，４）のライン、（０，１），（１，
２），（２，３）のラインの各画素が抜けてしまう
ことになる。しかるに、始点の連結モードを４連
結モードにすると、座標（−１，２），（０，１）
も始点となるため、画素抜けは生じない。そして
４連結補間はDDA８，Ｘカウンタ５０２，Ｙカ
ウンタ５０３による８連結補間と同様な構成で
Ｘ，Ｙ各カウンタが同時に１更新されないように
構成すればよい。即ち両カウンタが同時に更新さ
れなければ、第３図ロのｂ，ｄ，ｆ，ｈ方向の隣
接格子点は生じないので、第３図イのように４連
結になる。このような４連結補間はハードウエア
で構成してもよいが、本実施例においては、
CPU１のソフトウエアによつてこれを実現する
ものとする。但しこの処理内容は、ハードウエア
による前述の８連結補間とほぼ同様なので省略す
る。
更に、変換画像上の第２ライン以降の始点が上
述のように定められて画像変換装置への初期設定
が行われたのち、そのとき読み出すソース画像上
の水平ラインは以下により決定される。まず、ソ
ース画像上の長方形２１のac間の画素数はＭで
あり、変換画像上の平行四辺形６１の格子点Ａと
Ｃ間の画素数Ｎは、４連結であるので、 Ｎ＝｜xC−xA｜＋｜yB−yA｜＋１ …(3) である。従つて変換画像の第ライン目を、ソー
ス画像の何ライン目の画素列から生成するかを決
める処理時には、ソース画像の格子点ａから、 0.5＋（Ｍ−１）／（Ｎ−１） …(4) を整数に丸めたライン数分だけ下のラインとして
決めこれをCPU１が読み出してFIFOレジスタ４
に転送すればよい。
述のように定められて画像変換装置への初期設定
が行われたのち、そのとき読み出すソース画像上
の水平ラインは以下により決定される。まず、ソ
ース画像上の長方形２１のac間の画素数はＭで
あり、変換画像上の平行四辺形６１の格子点Ａと
Ｃ間の画素数Ｎは、４連結であるので、 Ｎ＝｜xC−xA｜＋｜yB−yA｜＋１ …(3) である。従つて変換画像の第ライン目を、ソー
ス画像の何ライン目の画素列から生成するかを決
める処理時には、ソース画像の格子点ａから、 0.5＋（Ｍ−１）／（Ｎ−１） …(4) を整数に丸めたライン数分だけ下のラインとして
決めこれをCPU１が読み出してFIFOレジスタ４
に転送すればよい。
このようにして、変換画像上の第２ライン以降
の始点とその時FIFOレジスタ４へセツトすべき
ソース画像上のラインをCPU１が決定し、画像
変換装置５へ初期設定をしたのち起動をかける、
という動作を順次くり返せばソース画像２１の変
換画像６１への変換処理が完了する。
の始点とその時FIFOレジスタ４へセツトすべき
ソース画像上のラインをCPU１が決定し、画像
変換装置５へ初期設定をしたのち起動をかける、
という動作を順次くり返せばソース画像２１の変
換画像６１への変換処理が完了する。
以上の動作による線形変換の具体例を第８図に
示す。同図イのソース画像が同図ロのように変換
される。ソース画像の格子点（０，０），（０，
３）を第１式で線形変換して得た変換座標（０，
０），（−２，２）間の画素数Ｎは、第３式から、
Ｎ＝２＋２＋１＝５となる。この各画素の座標
は、第８図ロの（０，０），（０，１），（−１，
１），（−１，２），（−２，２）であり、これらを
始点としてラインを描画することになる。次に、
第４式より、これらの各始点画素から変換を始め
るソース画像のラインをどのラインにするかを決
める。ソース画像のライン数Ｍは“４”であるの
で、変換画像の（０，０）を始点とする最初のラ
イン（０番目のライン）は、 第０ライン：0.5＋０×３／４＝０ となり、以下、同様に、 第１ライン：0.5＋１×３／４＝１ 第２ライン：0.5＋２×３／４＝２ 第３ライン：0.5＋３×３／４＝２ 第４ライン：0.5＋４×３／４＝３ となる。つまり、始点（０，０）の変換ライン
は、ソース画像のＹ＝０のライン（画素13，14，
15，16）を用いて生成し、始点（０，１）の変換
ラインは、ソース画像のＹ＝１のライン（画素
９，10，11，12）を用いて生成する。始点（−
１，１）及び（−１，２）の各変換ラインは共に
ソース画像のＹ＝２のライン（画素５，６，７，
８）を用いて生成し、始点（−２，２）の変換ラ
インはソース画像のＹ＝３のライン（画素１，
２，３，４）を用いて生成する。以上の動作によ
り、点線で囲まれた変換画像のエリア内のすべて
の画素に画素データが与えられることになる。
示す。同図イのソース画像が同図ロのように変換
される。ソース画像の格子点（０，０），（０，
３）を第１式で線形変換して得た変換座標（０，
０），（−２，２）間の画素数Ｎは、第３式から、
Ｎ＝２＋２＋１＝５となる。この各画素の座標
は、第８図ロの（０，０），（０，１），（−１，
１），（−１，２），（−２，２）であり、これらを
始点としてラインを描画することになる。次に、
第４式より、これらの各始点画素から変換を始め
るソース画像のラインをどのラインにするかを決
める。ソース画像のライン数Ｍは“４”であるの
で、変換画像の（０，０）を始点とする最初のラ
イン（０番目のライン）は、 第０ライン：0.5＋０×３／４＝０ となり、以下、同様に、 第１ライン：0.5＋１×３／４＝１ 第２ライン：0.5＋２×３／４＝２ 第３ライン：0.5＋３×３／４＝２ 第４ライン：0.5＋４×３／４＝３ となる。つまり、始点（０，０）の変換ライン
は、ソース画像のＹ＝０のライン（画素13，14，
15，16）を用いて生成し、始点（０，１）の変換
ラインは、ソース画像のＹ＝１のライン（画素
９，10，11，12）を用いて生成する。始点（−
１，１）及び（−１，２）の各変換ラインは共に
ソース画像のＹ＝２のライン（画素５，６，７，
８）を用いて生成し、始点（−２，２）の変換ラ
インはソース画像のＹ＝３のライン（画素１，
２，３，４）を用いて生成する。以上の動作によ
り、点線で囲まれた変換画像のエリア内のすべて
の画素に画素データが与えられることになる。
なお、以上の説明では変換画像上の１ラインは
８連結モード連結され、各ラインの始点は４連結
モードで連結されるようにしたが、これを逆にし
て１ライン上は４連結モードとし、始点間は８連
結モードとしても変換画像上の全格子点にデータ
が与えられることは明らかである。
８連結モード連結され、各ラインの始点は４連結
モードで連結されるようにしたが、これを逆にし
て１ライン上は４連結モードとし、始点間は８連
結モードとしても変換画像上の全格子点にデータ
が与えられることは明らかである。
以上の実施例によれば、ソース画像の各ライン
上のデータはランダムではなく順番に変換処理さ
れるので、FIFOレジスタの利用が可能となり、
CPU１がメインメモリ２からソース画像２１を
読み出してFIFOレジスタ４に転送し、画像変換
装置５のレジスタ等に与えるデータを計算する処
理と、画像変換装置５がFIFOレジスタ４を読み
出し、フレームメモリ６に変換画像を書き込む処
理とを並列に実行できるから、高速な線形変換処
理が行えるという効果があり、しかも変換画像上
の全画素にデータを与えられる。また、画像変換
装置５は、フレームメモリ６の座標系における２
点間を補間してFIFOレジスタ４からの読出しデ
ータを書き込む処理が行えるから、他の目的での
通常の直線発生装置としても使うことができ、ハ
ードウエアの使用効果が良いという利点もある。
上のデータはランダムではなく順番に変換処理さ
れるので、FIFOレジスタの利用が可能となり、
CPU１がメインメモリ２からソース画像２１を
読み出してFIFOレジスタ４に転送し、画像変換
装置５のレジスタ等に与えるデータを計算する処
理と、画像変換装置５がFIFOレジスタ４を読み
出し、フレームメモリ６に変換画像を書き込む処
理とを並列に実行できるから、高速な線形変換処
理が行えるという効果があり、しかも変換画像上
の全画素にデータを与えられる。また、画像変換
装置５は、フレームメモリ６の座標系における２
点間を補間してFIFOレジスタ４からの読出しデ
ータを書き込む処理が行えるから、他の目的での
通常の直線発生装置としても使うことができ、ハ
ードウエアの使用効果が良いという利点もある。
第１図は本発明の特徴とする画像変換装置の一
実施例を示す図、第２図は線形変換の説明図、第
３図は４連結及び８連結の詳細図、第４図は本発
明の画像処理装置の全体構成を示す図、第５図は
デジタル微分解析機（DDA）の内部構成を示す
図、第６図及び第７図は線形変換処理の処理方法
の説明図、第８図は画像の変換例を示す図であ
る。 １……CPU、２……メインメモリ、３……バ
ス、４……FIFOレジスタ、５……画像変換装置、
６……フレームメモリ、７……デイスプレイ、８
……DDA、９……DDA、５０１……方向レジス
タ、５０２，５０３……カウンタ、５０４……シ
ーケンス制御回路。
実施例を示す図、第２図は線形変換の説明図、第
３図は４連結及び８連結の詳細図、第４図は本発
明の画像処理装置の全体構成を示す図、第５図は
デジタル微分解析機（DDA）の内部構成を示す
図、第６図及び第７図は線形変換処理の処理方法
の説明図、第８図は画像の変換例を示す図であ
る。 １……CPU、２……メインメモリ、３……バ
ス、４……FIFOレジスタ、５……画像変換装置、
６……フレームメモリ、７……デイスプレイ、８
……DDA、９……DDA、５０１……方向レジス
タ、５０２，５０３……カウンタ、５０４……シ
ーケンス制御回路。
Claims (1)
- 【特許請求の範囲】 １ ソース画像を囲む所定格子点に対し平行移
動、拡大、縮小、回転のうちの１つ又は複数の組
み合わせの線形変換処理を施して前記所定格子点
の変換格子点位置を求め、前記ソース画像の各画
素を前記変換格子点で囲まれる変換領域に一ライ
ン単位で写像して変換画像を生成し画面に表示す
る画像処理装置において、画素の隣接関係が上下
左右及び斜め方向のいずれかで隣接するモードを
８連結モードとし、上下左右方向のみで隣接する
モードを４連結モードとした場合、変換後の各ラ
インを８連結モードで生成するときは変換後の隣
接する各ラインの始点を４連結モードで生成し、
変換後の各ラインを４連結モードで生成するとき
は変換後の隣接する各ラインの始点を８連結モー
ドで生成する手段と、ソース画像一ラインの画素
数に対して変換後の一ラインの画素数が多い場合
にソース画像の当該ラインの１つ又は複数の画素
の夫々を変換後の一ラインの連続する複数画素に
写像して変換後の当該ラインの全画素をソース画
像の当該ラインの画素に対応させる手段とを備え
ることを特徴とする画像処理装置。 ２ ソース画像を囲む所定格子点に対し平行移
動、拡大、縮小、回転のうちの１つ又は複数の組
み合わせの線形変換処理を施して前記所定格子点
の変換格子点位置を求め、前記ソース画像の各画
素を前記変換格子点で囲まれる変換領域に一ライ
ン単位で写像して変換画像を生成し画面に表示す
る画像処理装置において、画素の隣接関係が上下
左右及び斜め方向のいずれかで隣接するモードを
８連結モードとし、上下左右方向のみで隣接する
モードを４連結モードとした場合、変換後の各ラ
インを８連結モードで生成するときは変換後の隣
接する各ラインの始点を４連結モードで生成し、
変換後の各ラインを４連結モードで生成するとき
は変換後の隣接する各ラインの始点を８連結モー
ドで生成する手段と、ソース画像一ラインの画素
数に対して変換後の一ラインの画素数が少ない場
合にこの少ない画素数だけソース画像の当該ライ
ンの画素データを破棄し残りの画素を変換後のラ
インに対応させる手段とを備えることを特徴とす
る画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61080109A JPS62237581A (ja) | 1986-04-09 | 1986-04-09 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61080109A JPS62237581A (ja) | 1986-04-09 | 1986-04-09 | 画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62237581A JPS62237581A (ja) | 1987-10-17 |
| JPH0525143B2 true JPH0525143B2 (ja) | 1993-04-12 |
Family
ID=13709016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61080109A Granted JPS62237581A (ja) | 1986-04-09 | 1986-04-09 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62237581A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0679335B2 (ja) * | 1986-06-13 | 1994-10-05 | 富士ゼロックス株式会社 | 画像回転装置 |
| JPH0661103B2 (ja) * | 1986-07-22 | 1994-08-10 | 日本電気株式会社 | 回転図形生成装置 |
| JPS63116193A (ja) * | 1986-11-05 | 1988-05-20 | 日本電信電話株式会社 | 画像のアフイン変換方式 |
| JPH02287684A (ja) * | 1989-04-28 | 1990-11-27 | Ibm Japan Ltd | イメージ処理装置および方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60230273A (ja) * | 1984-04-27 | 1985-11-15 | Matsushita Electric Ind Co Ltd | 拡大・縮小メモリ装置 |
| JPS60251474A (ja) * | 1984-05-28 | 1985-12-12 | Matsushita Electric Ind Co Ltd | 画像デ−タ処理装置 |
-
1986
- 1986-04-09 JP JP61080109A patent/JPS62237581A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62237581A (ja) | 1987-10-17 |
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| Date | Code | Title | Description |
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