JPH0525154B2 - - Google Patents
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- JPH0525154B2 JPH0525154B2 JP61017816A JP1781686A JPH0525154B2 JP H0525154 B2 JPH0525154 B2 JP H0525154B2 JP 61017816 A JP61017816 A JP 61017816A JP 1781686 A JP1781686 A JP 1781686A JP H0525154 B2 JPH0525154 B2 JP H0525154B2
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- Japan
- Prior art keywords
- memory
- address
- read
- data
- signal
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Description
〔発明の技術分野〕
本発明は、例えばワードプロセツサ等OA（オ
フイスオートメーシヨン）機器の外部メモリとし
て使用されるメモリカードに関する。 〔発明の技術的背景とその問題点〕 近年、半導体の実装技術の高度化により、半導
体メモリ素子を内蔵するメモリカードがワードプ
ロセツサなどのOA機器に外部メモリとして使用
されるようになつてきた。 従来のメモリカードは、メモリチツプが持つ端
子をそのままデータ処理装置本体とのインタフエ
ースとして用いているものが多かつた。つまり、
アドレス信号、データ信号、書き込み信号、出力
エネーブル信号およびチツプセレクト信号をその
ままメモリカードの外部に出していた。この方法
は、メモリカードに内蔵されるメモリチツプの数
が１〜２個で比較的小容量のメモリカードの場
合、周辺回路をカードに内蔵する必要がないた
め、比較的簡単に実現できる。しかしながらメモ
リチツプ４〜８個を実装する、比較的大容量のカ
ードを実現するには不向きである。なぜならば、
メモリ容量に等しいアドレス信号線を必要とする
ために、メモリ容量の増加と相まつてアドレス信
号線の数を増さなければならないからである。最
近のメモリカードの基本サイズは54×86mmの名刺
サイズで、この中でとりうるインタフエース信号
の数には制約がある。更に、コネクタ部の実装、
接触信頼性および価格の観点からみると、インタ
フエース信号線の数はできるだけ少ないことが望
ましいからである。 〔発明の目的〕 本発明は上記事情に鑑みてなされたものであ
り、内蔵のメモリ容量が大きくても、インタフエ
ース信号線の数を増加させることなく、且つ高速
アクセス可能なメモリカードを提供することを目
的とする。 〔発明の概要〕 本発明は、上記目的を実現するため、メモリカ
ードにアドレスカウンタならびにアドレス更新回
路を内蔵させた。このことにより、メモリチツプ
を外部インタフエースから直接アドレツシングす
る必要がなくなり、従がつてメモリカードのアド
レス信号線を減らすことが出来る。又、連続した
メモリアドレスのアクセスにおいて、データ処理
装置本体側にて、WRITE MEMORY DATAあ
るいはREAD MEMORY DATAを繰返し行な
うだけでアドレスが自動的に更新され、アドレス
を再設定する必要がなくなる。即ち、連続したメ
モリアドレスのアクセスを容易且つ高速に行なう
ことが出来る。 〔発明の実施例〕 以下、図面を使用して本発明実施例につき詳細
に説明する。第１図は、本発明の実施例を示すブ
ロツク図である。図において、１はインタフエー
スゲートアレイである。インタフエースゲートア
レイ１は、図示せぬデータ処理装置本体とメモリ
チツプ２間に位置し、本体とメモリ間のデータ転
送を制御するための制御回路が内蔵されている。
メモリチツプ２はスタテイツクランダムアクセス
メモリ（SRAM）で8K×８ビツト構成の64Kビ
ツトCMOSメモリで構成される。本発明実施例
ではSRAMが８個実装され、合計で64Kバイト
のメモリ容量となる。３は電源制御回路、４はバ
ツクアツプ用電池であり、このバツクアツプ用電
池４は、メモリカードが本体と接続されていない
とき、メモリに書き込まれている内容を保持する
ために設けられる。電源制御回路３は、メモリカ
ードが本体に接続されているときは本体から＋
5Vを供給し、本体に接続されていないときはバ
ツクアツプ用電池４から電源を供給する切換回路
を有する。さらに本体から＋5Vが供給されてい
ないときはインタフエース・ゲートアレイ１に対
しては一切の動作を禁止するための信号（CE）
を供給する。 第２図は第１図に示したインタフエースゲート
アレイの内部構成例を示す図である。インターフ
エースアレイ１は、カウンタ１１〜１３、バツフ
ア２１〜３２、デコーダ４１，４２、セレクタ５
１，５２、そして制御回路６１から成る。カウン
タ１１〜１３は、本体からのメモリアクセスに対
して、そのメモリアドレスが設定されるアドレス
カウンタである。RmA00〜RmA19はカウンタの
内容、すなわち、メモリアドレスが示される。バ
ツフア２１〜２７は、本体からの信号を受け、バ
ツフア２８〜３２は、メモリチツプへ信号を送る
際に使用される。デコーダ４１は、アドレスン信
号AD0，AD1からコントロール信号を作り出し、
デコーダ４２は、メモリ・アドレスからチツプセ
レクト信号0〜7を作り出す。セレクタ
５１は、アドレスカウンタ１１〜１３の内容、メ
モリの読出しデータのうち、どの信号を本体へ送
るか選択する。セレクタ５２は、メモリチツプの
容量を決める信号SZ０，SZ１によつてアドレス
カウンタ１２と１３のどちらの内容をデコーダ４
２に送るかを選択する。制御回路６１は、上述し
た各ブロツクをコントロールする種々の信号を作
り出す。 ここで、データ処理装置本体とのインタフエー
ス信号につき簡単に付す。 まず、DT0−DT7（DATA）は、８ビツトの双
方向データ信号である。本体はこの信号を介して
メモリの読出し／書込み、および、アドレスカウ
ンタ１１〜１３の読出し／書込みを行なう。AD0
−AD1（ADDRESS）は、メモリカード内の入出
力ポートを選択するためのアドレス信号である。 RD（READ）はメモリカードから読出しを行
なう際に出力される信号である。 WR（WRITE）は、メモリカードに対して書込
みを行なう際に出力される信号である。 CS（CARD SELECT）は、メモリカードに対
する信号である。本体はメモリカードをアクセス
する場合、この信号を出力しなければならない。 CE（CARD ENABLE）は、メモリカードに対
して有効とする信号である。この信号は、メモリ
カード内の電源制御回路３から入力される。 WP（WRITE PROTECT）は、書込み保護信
号である。この信号は本体からのインタフエース
信号、メモリカードに付属する書込み保護スイツ
チまたはメモリカード内でのジヤンパによつて供
給することができる。この信号が書込み保護状態
を示しているときはメモリチツプ２に対する書込
み動作は禁止される。又、この信号の状態を本体
から読み出すことができる。 JP0−JP2（JUMPER OPTION）は、任意に設
定できる３ビツトのジヤンパオプシヨンである。
このジヤンパオプシヨンは本体から読み出すこと
ができる。この信号は、たとえば、同一システム
で複数種類のメモリカードを使用する場合にその
種類を識別するとき等に使用される。 SZ０−SZ１（MEMORY SIZE）は、メモリ
チツプの容量を設定するための信号である。
64KB（8KB×８），256KB（32KB×８），1MB
（128KB×８）または2MB（256KB×８）のメモ
リチツプを接続することができ、この信号によつ
てメモリチツプの容量が指定される。 次に、メモリとのインタフエース信号につき簡
単に付す。 mD0−mD7（MEMORY DATA）は、メモリ
に対する読出し／書込みデータが送られる双方向
データ信号である。mA0−mA17（MEMORY
ADDRESS）は、メモリに対するアドレス信号
である。256KBのアドレス空間をもつ。 ０−７（MEMORY CHIP
SELECT）は、メモリに対するチツプセレクト
信号である。最大８メモリチツプを接続すること
ができる。 （MEMORY WRITE ENABLE）は、
メモリに対する書込み信号である。 （MEMORY OUTPUT ENABLE）
は、メモリに対する出力エネーブル信号である。
この信号はメモリ読出し動作のときに出力され
る。 第３図・第４図は本発明実施例の動作を示すタ
イミングチヤートであり、MEMORY WRITE，
MEMORY READのそれぞれを示す。第５図・
第６図は本発明実施例の動作を説明するために引
用した図であり、それぞれ、アドレスカウンタに
アクセスすべきメモリアドレスを書込む際のデー
タフオーマツト、読出す際のデータフオーマツト
を示す図である。 以下、本発明実施例の動作につき詳細に説明す
る。インタフエース・ゲートアレイ１には４つの
入出力ポートが用意されており、アドレス信号
（AD0〜1）で選択され、リード信号（RD）で読み
出し、ライト信号（WR）で書き込み動作が行な
われる。入出力ポートに対する読み出し、書き込
み動作は、カードセレクト信号（CS）およびカ
ードイネーブル信号（CE）が共に“１”の場合
のみ行なわれる。次表に入出力ポートおよびその
動作概要を示す。
フイスオートメーシヨン）機器の外部メモリとし
て使用されるメモリカードに関する。 〔発明の技術的背景とその問題点〕 近年、半導体の実装技術の高度化により、半導
体メモリ素子を内蔵するメモリカードがワードプ
ロセツサなどのOA機器に外部メモリとして使用
されるようになつてきた。 従来のメモリカードは、メモリチツプが持つ端
子をそのままデータ処理装置本体とのインタフエ
ースとして用いているものが多かつた。つまり、
アドレス信号、データ信号、書き込み信号、出力
エネーブル信号およびチツプセレクト信号をその
ままメモリカードの外部に出していた。この方法
は、メモリカードに内蔵されるメモリチツプの数
が１〜２個で比較的小容量のメモリカードの場
合、周辺回路をカードに内蔵する必要がないた
め、比較的簡単に実現できる。しかしながらメモ
リチツプ４〜８個を実装する、比較的大容量のカ
ードを実現するには不向きである。なぜならば、
メモリ容量に等しいアドレス信号線を必要とする
ために、メモリ容量の増加と相まつてアドレス信
号線の数を増さなければならないからである。最
近のメモリカードの基本サイズは54×86mmの名刺
サイズで、この中でとりうるインタフエース信号
の数には制約がある。更に、コネクタ部の実装、
接触信頼性および価格の観点からみると、インタ
フエース信号線の数はできるだけ少ないことが望
ましいからである。 〔発明の目的〕 本発明は上記事情に鑑みてなされたものであ
り、内蔵のメモリ容量が大きくても、インタフエ
ース信号線の数を増加させることなく、且つ高速
アクセス可能なメモリカードを提供することを目
的とする。 〔発明の概要〕 本発明は、上記目的を実現するため、メモリカ
ードにアドレスカウンタならびにアドレス更新回
路を内蔵させた。このことにより、メモリチツプ
を外部インタフエースから直接アドレツシングす
る必要がなくなり、従がつてメモリカードのアド
レス信号線を減らすことが出来る。又、連続した
メモリアドレスのアクセスにおいて、データ処理
装置本体側にて、WRITE MEMORY DATAあ
るいはREAD MEMORY DATAを繰返し行な
うだけでアドレスが自動的に更新され、アドレス
を再設定する必要がなくなる。即ち、連続したメ
モリアドレスのアクセスを容易且つ高速に行なう
ことが出来る。 〔発明の実施例〕 以下、図面を使用して本発明実施例につき詳細
に説明する。第１図は、本発明の実施例を示すブ
ロツク図である。図において、１はインタフエー
スゲートアレイである。インタフエースゲートア
レイ１は、図示せぬデータ処理装置本体とメモリ
チツプ２間に位置し、本体とメモリ間のデータ転
送を制御するための制御回路が内蔵されている。
メモリチツプ２はスタテイツクランダムアクセス
メモリ（SRAM）で8K×８ビツト構成の64Kビ
ツトCMOSメモリで構成される。本発明実施例
ではSRAMが８個実装され、合計で64Kバイト
のメモリ容量となる。３は電源制御回路、４はバ
ツクアツプ用電池であり、このバツクアツプ用電
池４は、メモリカードが本体と接続されていない
とき、メモリに書き込まれている内容を保持する
ために設けられる。電源制御回路３は、メモリカ
ードが本体に接続されているときは本体から＋
5Vを供給し、本体に接続されていないときはバ
ツクアツプ用電池４から電源を供給する切換回路
を有する。さらに本体から＋5Vが供給されてい
ないときはインタフエース・ゲートアレイ１に対
しては一切の動作を禁止するための信号（CE）
を供給する。 第２図は第１図に示したインタフエースゲート
アレイの内部構成例を示す図である。インターフ
エースアレイ１は、カウンタ１１〜１３、バツフ
ア２１〜３２、デコーダ４１，４２、セレクタ５
１，５２、そして制御回路６１から成る。カウン
タ１１〜１３は、本体からのメモリアクセスに対
して、そのメモリアドレスが設定されるアドレス
カウンタである。RmA00〜RmA19はカウンタの
内容、すなわち、メモリアドレスが示される。バ
ツフア２１〜２７は、本体からの信号を受け、バ
ツフア２８〜３２は、メモリチツプへ信号を送る
際に使用される。デコーダ４１は、アドレスン信
号AD0，AD1からコントロール信号を作り出し、
デコーダ４２は、メモリ・アドレスからチツプセ
レクト信号0〜7を作り出す。セレクタ
５１は、アドレスカウンタ１１〜１３の内容、メ
モリの読出しデータのうち、どの信号を本体へ送
るか選択する。セレクタ５２は、メモリチツプの
容量を決める信号SZ０，SZ１によつてアドレス
カウンタ１２と１３のどちらの内容をデコーダ４
２に送るかを選択する。制御回路６１は、上述し
た各ブロツクをコントロールする種々の信号を作
り出す。 ここで、データ処理装置本体とのインタフエー
ス信号につき簡単に付す。 まず、DT0−DT7（DATA）は、８ビツトの双
方向データ信号である。本体はこの信号を介して
メモリの読出し／書込み、および、アドレスカウ
ンタ１１〜１３の読出し／書込みを行なう。AD0
−AD1（ADDRESS）は、メモリカード内の入出
力ポートを選択するためのアドレス信号である。 RD（READ）はメモリカードから読出しを行
なう際に出力される信号である。 WR（WRITE）は、メモリカードに対して書込
みを行なう際に出力される信号である。 CS（CARD SELECT）は、メモリカードに対
する信号である。本体はメモリカードをアクセス
する場合、この信号を出力しなければならない。 CE（CARD ENABLE）は、メモリカードに対
して有効とする信号である。この信号は、メモリ
カード内の電源制御回路３から入力される。 WP（WRITE PROTECT）は、書込み保護信
号である。この信号は本体からのインタフエース
信号、メモリカードに付属する書込み保護スイツ
チまたはメモリカード内でのジヤンパによつて供
給することができる。この信号が書込み保護状態
を示しているときはメモリチツプ２に対する書込
み動作は禁止される。又、この信号の状態を本体
から読み出すことができる。 JP0−JP2（JUMPER OPTION）は、任意に設
定できる３ビツトのジヤンパオプシヨンである。
このジヤンパオプシヨンは本体から読み出すこと
ができる。この信号は、たとえば、同一システム
で複数種類のメモリカードを使用する場合にその
種類を識別するとき等に使用される。 SZ０−SZ１（MEMORY SIZE）は、メモリ
チツプの容量を設定するための信号である。
64KB（8KB×８），256KB（32KB×８），1MB
（128KB×８）または2MB（256KB×８）のメモ
リチツプを接続することができ、この信号によつ
てメモリチツプの容量が指定される。 次に、メモリとのインタフエース信号につき簡
単に付す。 mD0−mD7（MEMORY DATA）は、メモリ
に対する読出し／書込みデータが送られる双方向
データ信号である。mA0−mA17（MEMORY
ADDRESS）は、メモリに対するアドレス信号
である。256KBのアドレス空間をもつ。 ０−７（MEMORY CHIP
SELECT）は、メモリに対するチツプセレクト
信号である。最大８メモリチツプを接続すること
ができる。 （MEMORY WRITE ENABLE）は、
メモリに対する書込み信号である。 （MEMORY OUTPUT ENABLE）
は、メモリに対する出力エネーブル信号である。
この信号はメモリ読出し動作のときに出力され
る。 第３図・第４図は本発明実施例の動作を示すタ
イミングチヤートであり、MEMORY WRITE，
MEMORY READのそれぞれを示す。第５図・
第６図は本発明実施例の動作を説明するために引
用した図であり、それぞれ、アドレスカウンタに
アクセスすべきメモリアドレスを書込む際のデー
タフオーマツト、読出す際のデータフオーマツト
を示す図である。 以下、本発明実施例の動作につき詳細に説明す
る。インタフエース・ゲートアレイ１には４つの
入出力ポートが用意されており、アドレス信号
（AD0〜1）で選択され、リード信号（RD）で読み
出し、ライト信号（WR）で書き込み動作が行な
われる。入出力ポートに対する読み出し、書き込
み動作は、カードセレクト信号（CS）およびカ
ードイネーブル信号（CE）が共に“１”の場合
のみ行なわれる。次表に入出力ポートおよびその
動作概要を示す。
【表】
以上説明の様に本発明に従えば、メモリカード
にアドレスアウンタを内蔵することにより、メモ
リチツプを、外部インタフエースから直接アドレ
シングする必要がないため、メモリカードのアド
レス信号線を減らすことができる。また、メモ
リ・カードの連続したメモリ・アドレスのアクセ
スにおいて、本体側ではWRITE MEMORY
DATA又はREAD MEMORY DATAを繰り返
し行うだけでアドレスが自動的にインクリメント
され、アドレスを再設定する必要がない。すなわ
ち、連続したメモリ・アドレスのアクセスを容易
かつ高速に行なうことができる。
にアドレスアウンタを内蔵することにより、メモ
リチツプを、外部インタフエースから直接アドレ
シングする必要がないため、メモリカードのアド
レス信号線を減らすことができる。また、メモ
リ・カードの連続したメモリ・アドレスのアクセ
スにおいて、本体側ではWRITE MEMORY
DATA又はREAD MEMORY DATAを繰り返
し行うだけでアドレスが自動的にインクリメント
され、アドレスを再設定する必要がない。すなわ
ち、連続したメモリ・アドレスのアクセスを容易
かつ高速に行なうことができる。
第１図は本発明の実施例を示すブロツク図、第
２図は第１図におけるインターフエースゲートア
レイの内部構成を示すブロツク図、第３図・第４
図は本発明実施例の動作を示すタイミングチヤー
トであり、MEMORY WRITE，MEMORY
READのそれぞれを示す。第５図・第６図は本
発明実施例の動作を説明するために引用した図で
あり、それぞれ、アドレスカウンタにアクセスす
べきメモリアドレスを書込む際のデータフオーマ
ツトを、読出す際のデータフオーマツトを示す図
である。 １……インタフエースゲートアレイ、２……メ
モリチツプ、３……電源制御回路、４……バツク
アツプ用電池、１１〜１３……アドレスカウン
タ、２１〜３２……バツフア、４１，４２……デ
コーダ、５１，５２……セレクタ、６１……制御
回路。
２図は第１図におけるインターフエースゲートア
レイの内部構成を示すブロツク図、第３図・第４
図は本発明実施例の動作を示すタイミングチヤー
トであり、MEMORY WRITE，MEMORY
READのそれぞれを示す。第５図・第６図は本
発明実施例の動作を説明するために引用した図で
あり、それぞれ、アドレスカウンタにアクセスす
べきメモリアドレスを書込む際のデータフオーマ
ツトを、読出す際のデータフオーマツトを示す図
である。 １……インタフエースゲートアレイ、２……メ
モリチツプ、３……電源制御回路、４……バツク
アツプ用電池、１１〜１３……アドレスカウン
タ、２１〜３２……バツフア、４１，４２……デ
コーダ、５１，５２……セレクタ、６１……制御
回路。
Claims (1)
- 【特許請求の範囲】 １ リード／ライト可能なメモリチツプを内蔵し
データ処理本体に着脱自在に装着されるメモリカ
ードにおいて、 リード／ライトデータの入出力およびアドレス
データの入力に共用されるデータ入出力端子と、 前記メモリチツプをリード／ライトアクセスす
るためのメモリアドレスを出力するアドレスカウ
ンタと、 前記データ処理装置本体からのアドレス設定指
令に応じて、前記データ処理装置本体によつて前
記データ入出力端子に供給されるメモリアドレス
を前記アドレスカウンタに設定するアドレス設定
手段とを具備することを特徴とするメモリカー
ド。 ２ リード／ライト可能なメモリチツプを内蔵し
データ処理本体に着脱自在に装着されるメモリカ
ードにおいて、 リード／ライトデータの入出力およびアドレス
データの入力に共用されるデータ入出力端子と、 前記メモリチツプをリード／ライトアクセスす
るためのメモリアドレスを出力するアドレスカウ
ンタと、 前記データ処理装置本体からのアドレス設定指
令に応じて、前記データ処理装置本体によつて前
記データ入出力端子に供給されるメモリアドレス
を前記アドレスカウンタに設定するアドレス設定
手段と、 前記メモリチツプへのリード／ライトアクセス
毎に前記アドレスカウンタの内容を更新する更新
手段とを具備することを特徴とするメモリカー
ド。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61017816A JPS62177695A (ja) | 1986-01-31 | 1986-01-31 | メモリカ−ド |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61017816A JPS62177695A (ja) | 1986-01-31 | 1986-01-31 | メモリカ−ド |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62177695A JPS62177695A (ja) | 1987-08-04 |
| JPH0525154B2 true JPH0525154B2 (ja) | 1993-04-12 |
Family
ID=11954260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61017816A Granted JPS62177695A (ja) | 1986-01-31 | 1986-01-31 | メモリカ−ド |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62177695A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012081043A1 (en) | 2010-12-13 | 2012-06-21 | Conser Spa | An improved process for recovery of maleic anhydride by using organic solvent |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01255896A (ja) * | 1988-04-06 | 1989-10-12 | Matsushita Electric Ind Co Ltd | 音声発生器 |
| JP2854680B2 (ja) * | 1990-06-15 | 1999-02-03 | 株式会社東芝 | Ｉｃメモリカード |
| US5361228A (en) * | 1992-04-30 | 1994-11-01 | Fuji Photo Film Co., Ltd. | IC memory card system having a common data and address bus |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS542029A (en) * | 1977-06-07 | 1979-01-09 | Fujitsu Ltd | Ic memory having address data common terminal |
| JPS5589985A (en) * | 1978-12-27 | 1980-07-08 | Nec Corp | Semiconductor memory unit |
| JPS57196329A (en) * | 1981-05-27 | 1982-12-02 | Nec Corp | Program loading system |
| JPS6035393A (ja) * | 1983-08-05 | 1985-02-23 | Nec Corp | 読出し専用メモリ |
| JPS60173649A (ja) * | 1984-02-18 | 1985-09-07 | Canon Inc | 電子機器 |
-
1986
- 1986-01-31 JP JP61017816A patent/JPS62177695A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012081043A1 (en) | 2010-12-13 | 2012-06-21 | Conser Spa | An improved process for recovery of maleic anhydride by using organic solvent |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62177695A (ja) | 1987-08-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |