JPH05251661A - 三重構造を有する半導体メモリー装置 - Google Patents

三重構造を有する半導体メモリー装置

Info

Publication number
JPH05251661A
JPH05251661A JP4342143A JP34214392A JPH05251661A JP H05251661 A JPH05251661 A JP H05251661A JP 4342143 A JP4342143 A JP 4342143A JP 34214392 A JP34214392 A JP 34214392A JP H05251661 A JPH05251661 A JP H05251661A
Authority
JP
Japan
Prior art keywords
well
conductivity type
memory device
semiconductor memory
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP4342143A
Other languages
English (en)
Other versions
JPH0828477B2 (ja
Inventor
Jun-Young Jeon
峻永 全
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JPH05251661A publication Critical patent/JPH05251661A/ja
Publication of JPH0828477B2 publication Critical patent/JPH0828477B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0156—Manufacturing their doped wells

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】三重構造の高集積半導体メモリー装置について
トランジスタの接合容量を減少させる。 【構成】第１導電型の半導体基板上５１に、第１導電型
であり、それぞれ異なるウエルバイアス電圧の印加を受
ける第１及び第２ウエル５３、５４と、第２導電型の第
３ウエル５２とを有する半導体メモリー装置について、
第３ウエルには多数の第１導電型のＭＯＳトランジスタ
（６３、６４、６５）を形成し、第１ウエルには少なく
とも２個の直列連結の第２導電型のＭＯＳトランジスタ
６１、６２、を形成し、第２ウエルには第１ウエルに形
成の上記第２導電型のＭＯＳトランジスタ以外の残りの
第２導電型のＭＯＳトランジスタ（６６）及び第２導電
型のメモリーセル（６７）を形成し且つ、第３ウエル内
に第１ウエルを形成するようにしている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体メモリー装置に関
するもので、特に三重ウエル構造を有するダイナミック
ＲＡＭにおける高濃度の基板やウエル上に構成されるＭ
ＯＳＦＥＴに対するボディエフェクト(body effect) を
抑制し、またトランジスタの絶縁特性を向上させるよう
にした装置に関するものである。
【０００２】
【従来の技術】一般に、ＭＯＳ型半導体メモリー装置、
例えばダイナミックＲＡＭには、トランジスタの接合容
量を減少させ、周辺素子との絶縁特性及びセルトランジ
スタの動作（導通／遮断）特性を向上させるために、基
板やウエルに負電圧を印加する。しかしながら、半導体
メモリー装置の集積度の増加に伴ってトランジスタのチ
ャンネル長が短かくなり、しきい値電圧が低下する。こ
のような現象を短チャンネル効果というが、これを抑制
するための高集積半導体メモリー装置には高濃度の基板
又はウエルが使用される。ところが、この場合には、基
板やウエルに印加する負電圧の絶対値が増大するのでト
ランジスタのしきい値電圧がますます高電圧となり、ボ
ディエフェクトが深刻化する。このような問題について
の改善策を採用した初期の１６メガＤＲＡＭは、既存の
Ｎ型ウエルとＰ型ウエルの二重ウエル構造を使用する代
わりに、１個のＮ型ウエルと２個のＰ型ウエルとから構
成する三重ウエル構造を使用している。この三重ウエル
構造に関する説明は“Ａ４５ｎｓ １６Ｍｂ ＤＲＡＭ
with Triple−Well Structure”という表題で、ISSC
C Digest of Technical Papers, １９８９年２月号ｐ
ｐ．２４８〜２４９に記載されている。
【０００３】図２を参照すると、上記三重ウエル構造に
おいては、工程の単純化のために、Ｐ型基板を使用する
代わりにＮ型基板１１を使用しており、Ｎ型ウエル１３
と第１及び第２の各Ｐ型ウエル１２、１４がそれぞれ基
板上に形成される。そして、Ｎ型ウエル１３内には周辺
回路部とメモリーセルアレイ部分に使われるすべてのＰ
ＭＯＳトランジスタ１６が形成される。また、電源電圧
Ｖｃｃがウエルバイアス電圧（又はバックバイアス電
圧）としてはＮ型ウエル１３内のＮ+ 領域とＰＭＯＳト
ランジスタ１６のＰ+ 領域に印加される。
【０００４】また、第１Ｐ型ウエル１２には周辺回路に
使われるＮＭＯＳトランジスタ１５が形成される。そし
て、接地電圧Ｖｓｓをウエルバイアス電圧として第１Ｐ
型ウエル１２内のＰ+ 領域に印加することによりボディ
エフェクトを抑制し、ＮＭＯＳトランジスタ１５のしき
い値電圧の変動を小さくなるようにしている。
【０００５】また、第２Ｐ型ウエル１４内にはメモリ−
セルアレイのＮＭＯＳトランジスタ１７やキャパシター
等の記憶装置が形成され、ウエルバイアス電圧としては
負電圧レベルのバックバイアス電圧ＶBBを使用して第２
Ｐ型ウエル１４内のＰ+ イオン注入領域に印加すること
により、メモリ−セルのデータ保存特性及び絶縁特性を
改善している。
【０００６】しかし、このような三重ウエル構造におい
ては、周辺回路のＮＭＯＳトランジスタ１５が、接地電
圧Ｖｓｓをウエルバイアス電圧として使用した第１Ｐ型
ウエル１２内に形成されるので、ＮＭＯＳトランジスタ
１５の接合容量が大きくなる。その結果、周辺回路の動
作速度が低下し、また各素子間の絶縁特性が低下するの
で、周辺回路のトランジスタ間の間隔を相当に広げなけ
ればならなくなり、チップのレイアウト面積が増加す
る。しかも、ウエルバイアス電圧を接地電圧Ｖｓｓとし
て使用するので、接地電圧に含まれる雑音によりトラン
ジスタのしきい値電圧の変動及びラッチアップ現象が容
易に誘発される。また、Ｎ型基板１１を使用しているの
で、入出力パッド領域に深い接合を用いるＮ型ウエルの
形成が困難となり、そしてこれが入力保護装置を形成す
る場合の一つの障碍要因となる。
【０００７】図３の他の従来の三重ウエル構造を参照す
ると、この構造は図２とは異なりＰ型基板３１を使用し
ている。この構造によると図２の構造上の問題であった
入力保護装置を形成する困難性が解消されるが、周辺回
路上における第１Ｐ型ウエル３２が図１の第１Ｐ型ウエ
ル１２と同一の構造となっているので、前述の周辺回路
の動作速度の減少、レイアウト面積の増加、しきい値電
圧の変動及びラッチアップ現象の発生等の問題は解決で
きない。
【０００８】また、メモリーセルが形成される第２Ｐ型
ウエル３５がＮ型ウエル３４内で高濃度に作られてお
り、バイアス電圧として負電圧ＶBBが印加されている。
ところが、高濃度のウエルにおいては、ウエルに印加さ
れる負電圧の絶対値が大きくなると、ボディエフェクト
によるしきい値電圧が増加する。したがって、メモリー
セルに貯蔵されているデータの状態（“１”または
“０”）に応じたボディエフェクトによるセルトランジ
スタのしきい値電圧の変動が大きくなる。加工上からみ
ても、メモリーセルがＮ型ウエル３４と第２Ｐ型ウエル
３５とからなる二層ウエル内に形成されるので、製造工
程時にシリコンの結晶欠陥が発生する確率が高く、これ
によってメモリーセルのデータ貯蔵能力が低下させられ
る。図３に近い文献としては、日経マイクロデバイス、
１９８９年３月号、ｐｐ．５４〜５８がある。
【０００９】
【発明が解決しようとする課題】したがって、本発明の
目的は、三重ウエル構造を採用する高集積半導体メモリ
ー装置について、トランジスタの接合容量を減少させる
ことにある。本発明の他の目的は、三重ウエル構造を採
用する高集積半導体メモリー装置について、チップ面積
を増加させずに、活性素子間の絶縁特性を向上させるこ
とにある。本発明のさらに他の目的は、三重ウエル構造
を採用する高集積半導体メモリー装置について、トラン
ジスタのボディエフェクトによるチップの不良性を抑制
させることにある。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、第１導電型の半導体基板上に、第１導
電型であり、それぞれ異なるウエルバイアス電圧の印加
を受ける第１及び第２ウエルと、第２導電型の第３ウエ
ルとを有する半導体メモリー装置において、第３ウエル
には多数の第１導電型のＭＯＳトランジスタを形成し、
第１ウエルには少なくとも２個の直列連結の第２導電型
のＭＯＳトランジスタを形成し、第２ウエルには第１ウ
エルに形成の上記第２導電型のＭＯＳトランジスタ以外
の残りの第２導電型のＭＯＳトランジスタ及び第２導電
型のメモリーセルを形成し且つ、第３ウエル内に第１ウ
エルを形成するようにしている。
【００１１】また、本発明は、第１導電型の半導体基板
上に、第１導電型の第１ウエルと、第２導電型であり、
それぞれ異なるウエルバイアス電圧の印加を受ける第２
及び第３ウエルを有する半導体メモリー装置において、
第１ウエルには多数の第２導電型のＭＯＳトランジスタ
を形成し、第２ウエルには少なくとも２個の直列連結の
第１導電型のＭＯＳトランジスタを形成し、第３ウエル
には第２ウエルに形成の上記第１導電型のＭＯＳトラン
ジスタ以外の残りの第１導電型のＭＯＳトランジスタ及
び第１導電型のメモリーセルを形成し且つ、第１ウエル
内に第２ウエルを形成するようにしている。
【００１２】
【実施例】以下、本発明の望ましい実施例を添付の図面
を参照して詳細に説明する。第１図を参照すると、本実
施例による三重ウエル構造においてはＰ型基板５１を使
用する。Ｎ型ウエル５２内には第１Ｐ型ウエル５３とＰ
ＭＯＳトランジスタ６３、６４、６５が形成される。こ
れらのＰＭＯＳトランジスタ６３、６４、６５は、従来
の装置と同様にメモリーセルアレイ部分と周辺回路を形
成する。Ｎ型ウエル５２のウエルバイアス電圧は、電源
電圧Ｖｃｃであって、ウエル５２のＮ+ 領域に印加され
る。また、電源電圧ＶｃｃはＰＭＯＳトランジスタ６５
のＰ+領域及びトランジスタ６３とトランジスタ６４の
Ｐ+ 領域にも印加される。
【００１３】第１Ｐ型ウエル５３は、Ｎ型ウエル５２に
おけるＰＭＯＳトランジスタ６３、６４、６５が形成さ
れない領域に形成され、この第１Ｐ型ウエル５３内には
直列に連結されたＮＭＯＳトランジスタ６１、６２が形
成されている。また、第１Ｐ型ウエル５３のＰ+ 領域に
は接地電圧レベルのウエルバイアス電圧が印加されてい
る。尚、ＮＭＯＳトランジスタ６１、６２は便宜上２個
としたが、その以上も可能である。
【００１４】負電圧ＶBBがＰ+ 領域にウエルバイアス電
圧として印加される第２Ｐ型ウエル５４内には、メモリ
−セルアレイ及び周辺回路に存在するＮＭＯＳトランジ
スタ６６とメモリ−セル６７が形成されている。この第
２Ｐ型ウエル５４は、同一導電型の基板に直接接触す
る。また、ＮＭＯＳトランジスタ６６の片側のＮ+ 領域
は接地電圧Ｖｓｓに連結される。
【００１５】周辺回路のＮＭＯＳトランジスタは、第１
Ｐ型ウエル５３と第２Ｐ型ウエル５４に形成されるが、
その大部分が第２Ｐ型ウエル５４内に形成される。より
詳細には、ボディエフェクトの影響を最も受ける論理素
子であるＮＭＯＳトランジスタが第１Ｐ型ウエル内に形
成される。
【００１６】以上のような本発明の構成によると、第１
Ｐ型ウエル５３には少なくとも２個のＮＭＯＳトランジ
スタ６１、６２が直列で連結されていが、これらのＮＭ
ＯＳトランジスタ６１、６２については、たとえ第１Ｐ
型ウエル５３が高濃度であってもウエルバイアス電圧が
接地電圧Ｖｓｓであるので、ボディエフェクトによるし
きい値電圧の変化が抑制される。
【００１７】また、−２Ｖ以下の負電圧ＶBBがウエルバ
イアス電圧として第２Ｐ型ウエル５４に印加されるの
で、それらの内部のＮＭＯＳトランジスタ６６、６７に
おける接合容量を減少させることができ、周辺回路の動
作及びデータの処理速度を向上させることができる。
【００１８】さらに、メモリ−セルが形成されたウエル
領域５４が二層構造となっていないので、第２Ｐ型ウエ
ル５４の濃度を特別に高める必要がなく、したがってボ
ディエフェクトを従来に比べて小さくできる。またさら
に、第２Ｐ型ウエル５４への負電圧の印加によってＮＭ
ＯＳトランジスタ６６に対する絶縁特性が向上するの
で、第２Ｐ型ウエル５４のトランジスタ間の間隔を狭め
ることができる。したがって、ウエルバイアス電圧が接
地電圧Ｖｓｓである第１Ｐ型ウエル５３に周辺回路のす
べてのＮＭＯＳトランジスタを形成する場合に比べてレ
イアウト面積が相対的に減少する。
【００１９】加工上においても、図３の構造と違って第
２Ｐ型ウエル５４を二層構造のウエルに形成していない
ので、製造工程中にシリコンの結晶欠陥が発生する確率
が減少し、メモリーセルのデータ保有能力を向上させる
ことができる。また、この実施例では、図３のようにＰ
型基板３１を使用したので、入出力パッドの入力保護回
路にＮ型ウエル構造を使用することができて静電気特性
が良好である。
【００２０】
【発明の効果】上述のように、本発明は、メモリ−セル
と周辺回路のＮＭＯＳトランジスタを負電圧が印加され
るＰ型ウエルに形成することによって、メモリ−セルの
データ保有能力と周辺回路の絶縁特性を向上させる効果
がある。また、トランジスタの接合容量が減少すること
によって動作速度を増加させることができ、ラッチアッ
プが抑制される利点がある。また、本発明は、接地電圧
がウエルバイアスに印加されるＰ型ウエルに少なくとも
２個以上の直列連結のＮＭＯＳトランジスタを形成する
ようにしているので、ボディエフェクトが抑制され安定
したチップ特性を得ることができる。
【図面の簡単な説明】
【図１】本発明による三重ウエル構造及びそこにおける
ウエルバイアスの印加状態を模式化して示す断面図。
【図２】従来の三重ウエル構造及びそこにおけるウエル
バイアスの印加状態を模式化して示す断面図。
【図３】他の従来の三重ウエル構造及びそこにおけるウ
エルバイアスの印加状態を模式化して示す断面図。
【符号の説明】
５１ 基板 ５３ 第１ウエル ５４ 第２ウエル ５２ 第３ウエル ６３、６４、６５ 第１導電型のＭＯＳトランジスタ ６１、６２、６６ 第２導電型のＭＯＳトランジスタ ６７ メモリーセル

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型の半導体基板上に、第１導電
    型であり、それぞれ異なるウエルバイアス電圧の印加を
    受ける第１及び第２ウエルと、第２導電型の第３ウエル
    とを有する半導体メモリー装置において、 第３ウエルには多数の第１導電型のＭＯＳトランジスタ
    を形成し、第１ウエルには少なくとも２個の直列連結の
    第２導電型のＭＯＳトランジスタを形成し、第２ウエル
    には第１ウエルに形成の上記第２導電型のＭＯＳトラン
    ジスタ以外の残りの第２導電型のＭＯＳトランジスタ及
    び第２導電型のメモリーセルを形成し且つ、第３ウエル
    内に第１ウエルを形成したことを特徴とする半導体メモ
    リー装置。
  2. 【請求項２】 第１ウエル及び第２ウエルには接地電圧
    と負電圧が各々印加され、第３ウエルには電源電圧が印
    加される請求項１記載の半導体メモリー装置。
  3. 【請求項３】 メモリーセルはトランジスタとキャパシ
    ターとから構成される請求項１記載の半導体メモリー装
    置。
  4. 【請求項４】 第１導電型の半導体基板上に、第１導電
    型の第１ウエルと、第２導電型であり、それぞれ異なる
    ウエルバイアス電圧の印加を受ける第２及び第３ウエル
    を有する半導体メモリー装置において、 第１ウエルには多数の第２導電型のＭＯＳトランジスタ
    を形成し、第２ウエルには少なくとも２個の直列連結の
    第１導電型のＭＯＳトランジスタを形成し、第３ウエル
    には第２ウエルに形成の上記第１導電型のＭＯＳトラン
    ジスタ以外の残りの第１導電型のＭＯＳトランジスタ及
    び第１導電型のメモリーセルを形成し且つ、第１ウエル
    内に第２ウエルを形成したことを特徴とする半導体メモ
    リー装置。
  5. 【請求項５】 第１ウエルには電源電圧が印加され、第
    ２ウエル及び第３ウエルには接地電圧と負電圧が各々印
    加される請求項４記載の半導体メモリー装置。
  6. 【請求項６】 メモリーセルはトランジスタとキャパシ
    ターとから構成される請求項４記載の半導体メモリー装
    置。
JP4342143A 1991-12-23 1992-12-22 三重構造を有する半導体メモリ装置 Expired - Fee Related JPH0828477B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1991P23942 1991-12-23
KR1019910023942A KR950009815B1 (ko) 1991-12-23 1991-12-23 트리플웰 구조를 가지는 고집적 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
JPH05251661A true JPH05251661A (ja) 1993-09-28
JPH0828477B2 JPH0828477B2 (ja) 1996-03-21

Family

ID=19325598

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4342143A Expired - Fee Related JPH0828477B2 (ja) 1991-12-23 1992-12-22 三重構造を有する半導体メモリ装置

Country Status (3)

Country Link
US (1) US5373476A (ja)
JP (1) JPH0828477B2 (ja)
KR (1) KR950009815B1 (ja)

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5473183A (en) * 1992-02-21 1995-12-05 Sony Corporation Semiconductor device of a first conductivity type which has a first well of a second conductivity type formed therein and a second well of the first conductivity type formed in the first well and a pair of MOSFET formed in the first and second wells
JPH0786430A (ja) * 1993-09-14 1995-03-31 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5595925A (en) * 1994-04-29 1997-01-21 Texas Instruments Incorporated Method for fabricating a multiple well structure for providing multiple substrate bias for DRAM device formed therein
US5675165A (en) * 1994-08-02 1997-10-07 Lien; Chuen-Der Stable SRAM cell using low backgate biased threshold voltage select transistors
JP3601612B2 (ja) 1994-09-22 2004-12-15 富士通株式会社 半導体装置及びその製造方法
US5600598A (en) * 1994-12-14 1997-02-04 Mosaid Technologies Incorporated Memory cell and wordline driver for embedded DRAM in ASIC process
JP3400891B2 (ja) * 1995-05-29 2003-04-28 三菱電機株式会社 半導体記憶装置およびその製造方法
US6018168A (en) * 1995-06-30 2000-01-25 Samsung Electronics Co., Ltd. Semiconductor memory devices having alternating word line reverse diodes and well bias tapping regions
US5985709A (en) * 1996-04-16 1999-11-16 United Microelectronics Corp. Process for fabricating a triple-well structure for semiconductor integrated circuit devices
US7064376B2 (en) * 1996-05-24 2006-06-20 Jeng-Jye Shau High performance embedded semiconductor memory devices with multiple dimension first-level bit-lines
US20050036363A1 (en) * 1996-05-24 2005-02-17 Jeng-Jye Shau High performance embedded semiconductor memory devices with multiple dimension first-level bit-lines
US5748547A (en) * 1996-05-24 1998-05-05 Shau; Jeng-Jye High performance semiconductor memory devices having multiple dimension bit lines
US6750527B1 (en) * 1996-05-30 2004-06-15 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device having a plurality of wells, test method of testing the semiconductor integrated circuit device, and test device which executes the test method
JPH104182A (ja) * 1996-06-14 1998-01-06 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
DE69636161D1 (de) 1996-07-30 2006-06-29 St Microelectronics Srl MOS-Kapazität mit breiten Spannungs- und Frequenzbetriebsbereichen
US5844300A (en) * 1996-09-19 1998-12-01 Intel Corporation Single poly devices for monitoring the level and polarity of process induced charging in a MOS process
JP2985796B2 (ja) * 1996-09-30 1999-12-06 日本電気株式会社 半導体装置
US5950091A (en) * 1996-12-06 1999-09-07 Advanced Micro Devices, Inc. Method of making a polysilicon gate conductor of an integrated circuit formed as a sidewall spacer on a sacrificial material
KR19980060631A (ko) * 1996-12-31 1998-10-07 김영환 반도체 소자의 제조방법
US6124174A (en) * 1997-05-16 2000-09-26 Advanced Micro Devices, Inc. Spacer structure as transistor gate
US5866934A (en) * 1997-06-20 1999-02-02 Advanced Micro Devices, Inc. Parallel and series-coupled transistors having gate conductors formed on sidewall surfaces of a sacrificial structure
US6133597A (en) 1997-07-25 2000-10-17 Mosel Vitelic Corporation Biasing an integrated circuit well with a transistor electrode
KR100275725B1 (ko) * 1997-12-27 2000-12-15 윤종용 트리플웰 구조를 갖는 반도체 메모리 장치 및 그 제조방법
JPH11260924A (ja) 1998-03-10 1999-09-24 Mitsubishi Electric Corp 半導体集積回路装置のテスト方法
US6020614A (en) * 1998-03-25 2000-02-01 Worley; Eugene Robert Method of reducing substrate noise coupling in mixed signal integrated circuits
US6207998B1 (en) * 1998-07-23 2001-03-27 Mitsubishi Denki Kabushiki Kaisha Semiconductor device with well of different conductivity types
US6589834B1 (en) 1998-10-06 2003-07-08 Alliance Semiconductor Corporation Semiconductor chip that isolates DRAM cells from the peripheral circuitry and reduces the cell leakage current
JP2000277629A (ja) * 1999-03-23 2000-10-06 Nec Corp 半導体記憶装置及びその製造方法
US6349067B1 (en) * 2001-01-30 2002-02-19 International Business Machines Corporation System and method for preventing noise cross contamination between embedded DRAM and system chip
US6664909B1 (en) * 2001-08-13 2003-12-16 Impinj, Inc. Method and apparatus for trimming high-resolution digital-to-analog converter
JP2003258117A (ja) * 2002-03-06 2003-09-12 Seiko Epson Corp 半導体装置
US7199431B2 (en) * 2004-10-25 2007-04-03 Taiwan Semiconductor Manufacturing Company Semiconductor devices with reduced impact from alien particles
JP4827422B2 (ja) * 2005-03-10 2011-11-30 ルネサスエレクトロニクス株式会社 半導体集積回路装置の設計方法と装置並びにプログラム
US7335954B2 (en) * 2005-04-20 2008-02-26 Delphi Technolgoies, Inc. Electrostatic discharge protection device
JP5259246B2 (ja) * 2008-05-09 2013-08-07 ルネサスエレクトロニクス株式会社 半導体装置
KR20140042459A (ko) 2012-09-28 2014-04-07 삼성전자주식회사 멀티플 웰 바이어스 메모리 장치

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5148255A (en) * 1985-09-25 1992-09-15 Hitachi, Ltd. Semiconductor memory device
JPS6410656A (en) * 1987-07-03 1989-01-13 Hitachi Ltd Complementary type semiconductor device
DE3855945T2 (de) * 1987-07-10 1997-11-13 Toshiba Kawasaki Kk Halbleiterbauelement mit Bereichen unterschiedlicher Störstellenkonzentration
US5179539A (en) * 1988-05-25 1993-01-12 Hitachi, Ltd., Hitachi Vlsi Engineering Corporation Large scale integrated circuit having low internal operating voltage
KR950009893B1 (ko) * 1990-06-28 1995-09-01 미쓰비시 뎅끼 가부시끼가이샤 반도체기억장치

Also Published As

Publication number Publication date
KR950009815B1 (ko) 1995-08-28
KR930014982A (ko) 1993-07-23
JPH0828477B2 (ja) 1996-03-21
US5373476A (en) 1994-12-13

Similar Documents

Publication Publication Date Title
JPH0828477B2 (ja) 三重構造を有する半導体メモリ装置
JP2703970B2 (ja) Ｍｏｓ型半導体装置
US7737509B2 (en) Semiconductor integrated circuit device
JP3057661B2 (ja) 半導体装置
US7608876B2 (en) Merged MOS-bipolar capacitor memory cell
US7323380B2 (en) Single transistor vertical memory gain cell
US6624459B1 (en) Silicon on insulator field effect transistors having shared body contact
TW521428B (en) Semiconductor memory device
US20060181919A1 (en) Embedded DRAM gain memory cell
US4849801A (en) Semiconductor memory device having increased capacitance for the storing nodes of the memory cells
JPH03145761A (ja) 半導体装置
US7057257B2 (en) Semiconductor processing methods of forming transistors, semiconductor processing methods of forming dynamic random access memory circuitry, and related integrated circuitry
JPH0689574A (ja) 半導体装置
JPH0685200A (ja) ３重ウェル構造を有する半導体装置
US5310694A (en) Method for forming a transistor device with resistive coupling
US5844837A (en) Static memory device including supplemental gate capacitance
KR960010072B1 (ko) 반도체 메모리장치
JPS59130462A (ja) 相補型ｍｏｓ半導体メモリ
KR960008309B1 (ko) 트리플웰을 가지는 반도체 메모리 장치
US20070241370A1 (en) Semiconductor memory device
JP2743672B2 (ja) 半導体記憶装置
JPS6175556A (ja) 相補型ｍｏｓ半導体メモリ
JPH04275455A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080321

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090321

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100321

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110321

Year of fee payment: 15

LAPS Cancellation because of no payment of annual fees