JP2000277629A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/18—Peripheral circuit regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】 （修正有）
【課題】１回のＰＲ工程で、ディープＮウェル構造を実
現し、かつ、セル内におけるＮ型トランジスタのしきい
値電圧を周辺回路におけるＮ型トランジスタのしきい値
電圧よりも高くすることによって半導体記憶装置の動作
安定性を向上させるとともにソフトエラーを有効に抑制
することができる半導体記憶装置及びその製造方法の提
供。 【解決手段】メモリ部及び周辺回路部を有するＰ型半導
体基板に、複数のＰウェルと複数のＮウェルを形成し、
基板の法線方向から見て、Ｐウェル領域と略一致する開
口を有し、表面開口面積と底面開口面積とが異なるレジ
ストパターンをマスクとして、表面又は底面のうち、面
積の小さい開口と略等しい形状でＰ型イオンを注入し、
同じパターンをマスクとして、レジスト厚を透過するエ
ネルギーを有するＮ型イオンを、開口近傍のレジスト厚
が薄い領域を透過させてＰ型半導体基板に注入し、Ｐウ
ェル領域を覆うようにディープＮウェルを形成する。
現し、かつ、セル内におけるＮ型トランジスタのしきい
値電圧を周辺回路におけるＮ型トランジスタのしきい値
電圧よりも高くすることによって半導体記憶装置の動作
安定性を向上させるとともにソフトエラーを有効に抑制
することができる半導体記憶装置及びその製造方法の提
供。 【解決手段】メモリ部及び周辺回路部を有するＰ型半導
体基板に、複数のＰウェルと複数のＮウェルを形成し、
基板の法線方向から見て、Ｐウェル領域と略一致する開
口を有し、表面開口面積と底面開口面積とが異なるレジ
ストパターンをマスクとして、表面又は底面のうち、面
積の小さい開口と略等しい形状でＰ型イオンを注入し、
同じパターンをマスクとして、レジスト厚を透過するエ
ネルギーを有するＮ型イオンを、開口近傍のレジスト厚
が薄い領域を透過させてＰ型半導体基板に注入し、Ｐウ
ェル領域を覆うようにディープＮウェルを形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
及びその製造方法に係り、特に、ＳＲＡＭ(Static Rand
om Access Memory)からなる半導体記憶装置に用いて好
適な半導体記憶装置及びその製造方法に関する。
及びその製造方法に係り、特に、ＳＲＡＭ(Static Rand
om Access Memory)からなる半導体記憶装置に用いて好
適な半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】ＬＳＩ（大規模集積回路）の代表として
知られているメモリは、ＳＲＡＭとＤＲＡＭ(Dynamic R
andom Access Memory)とに分類される。これらのメモリ
はほとんどが、集積度の点で優れているＭＯＳ(Metal O
xide Semiconductor)トランジスタによって構成されて
いる。また、ＳＲＡＭはＤＲＡＭに比較して動作が速い
という利点を備えているので、特に高速動作が要求され
るキャッシュメモリ等の用途に広く適用されている。
知られているメモリは、ＳＲＡＭとＤＲＡＭ(Dynamic R
andom Access Memory)とに分類される。これらのメモリ
はほとんどが、集積度の点で優れているＭＯＳ(Metal O
xide Semiconductor)トランジスタによって構成されて
いる。また、ＳＲＡＭはＤＲＡＭに比較して動作が速い
という利点を備えているので、特に高速動作が要求され
るキャッシュメモリ等の用途に広く適用されている。
【０００３】ＳＲＡＭは、基本的にフリップフロップ回
路によって構成されている。このフリップフロップ回路
は、一対の駆動用ＭＯＳトランジスタを用いて互いの入
力電極と出力電極とを接続するとともに、各出力電極に
負荷素子（プルアップ素子）を接続したものである。そ
して、ＳＲＡＭはそのフリップフロップ回路の負荷素子
としてＭＯＳトランジスタを用いたＣＭＯＳ(Complemen
tary Metal Oxide Semiconductor)型と、同負荷素子と
して多結晶シリコン等の高抵抗薄膜を用いた高抵抗負荷
型とに大別され、一対の出力電極に各々アドレス選択用
ＭＯＳトランジスタを接続することにより、１個のメモ
リセルが構成される。
路によって構成されている。このフリップフロップ回路
は、一対の駆動用ＭＯＳトランジスタを用いて互いの入
力電極と出力電極とを接続するとともに、各出力電極に
負荷素子（プルアップ素子）を接続したものである。そ
して、ＳＲＡＭはそのフリップフロップ回路の負荷素子
としてＭＯＳトランジスタを用いたＣＭＯＳ(Complemen
tary Metal Oxide Semiconductor)型と、同負荷素子と
して多結晶シリコン等の高抵抗薄膜を用いた高抵抗負荷
型とに大別され、一対の出力電極に各々アドレス選択用
ＭＯＳトランジスタを接続することにより、１個のメモ
リセルが構成される。
【０００４】ここで、ＣＭＯＳ型ＳＲＡＭは６個のＭＯ
Ｓトランジスタで１個のメモリセルが構成されるので、
半導体基板内における１個のメモリセルの占有面積が大
きくなる欠点がある。この点で、高抵抗負荷型ＳＲＡＭ
は４個のＭＯＳトランジスタで１個のメモリセルを構成
し、その高抵抗薄膜はＭＯＳトランジスタの上部位置に
形成することができるので、セル面積の縮小を図ること
ができるが、ポリシリコン等からなる高抵抗負荷素子を
メモリセルの限られたスペースに積層構造で形成しなけ
ればならないので、メモリセル構造が複雑になるのが避
けられず、このため製造工程が増加することになる。
Ｓトランジスタで１個のメモリセルが構成されるので、
半導体基板内における１個のメモリセルの占有面積が大
きくなる欠点がある。この点で、高抵抗負荷型ＳＲＡＭ
は４個のＭＯＳトランジスタで１個のメモリセルを構成
し、その高抵抗薄膜はＭＯＳトランジスタの上部位置に
形成することができるので、セル面積の縮小を図ること
ができるが、ポリシリコン等からなる高抵抗負荷素子を
メモリセルの限られたスペースに積層構造で形成しなけ
ればならないので、メモリセル構造が複雑になるのが避
けられず、このため製造工程が増加することになる。
【０００５】
【発明が解決しようとする課題】上述した半導体記憶装
置においては、セルの縮小化を図り集積度を高めるこ
と、工程を簡略化して製造工数の削減を図ること、及び
動作の安定性を確保することが重要であり、これらの課
題に対して以下に示す問題点がある。
置においては、セルの縮小化を図り集積度を高めるこ
と、工程を簡略化して製造工数の削減を図ること、及び
動作の安定性を確保することが重要であり、これらの課
題に対して以下に示す問題点がある。
【０００６】まず、セルの縮小化の問題点について以下
に説明する。半導体記憶装置のセル面積の縮小化を実現
する方法として、本願発明者の先願（特願平１０−１０
９２６１号、および特願平１０−３４６１４９号）には
下記に示す半導体記憶装置が記載されている。この半導
体記憶装置は、Ｐ型半導体基板にＰ型ＭＯＳトランジス
タからなる一対のアドレス選択用ＭＯＳトランジスタ
と、Ｎ型ＭＯＳトランジスタからなる一対の駆動用ＭＯ
Ｓトランジスタとを形成し、高抵抗負荷素子を設ける替
わりに一対の駆動用ＭＯＳトランジスタのチャネル領域
に、しきい電圧値調整層を形成する。
に説明する。半導体記憶装置のセル面積の縮小化を実現
する方法として、本願発明者の先願（特願平１０−１０
９２６１号、および特願平１０−３４６１４９号）には
下記に示す半導体記憶装置が記載されている。この半導
体記憶装置は、Ｐ型半導体基板にＰ型ＭＯＳトランジス
タからなる一対のアドレス選択用ＭＯＳトランジスタ
と、Ｎ型ＭＯＳトランジスタからなる一対の駆動用ＭＯ
Ｓトランジスタとを形成し、高抵抗負荷素子を設ける替
わりに一対の駆動用ＭＯＳトランジスタのチャネル領域
に、しきい電圧値調整層を形成する。
【０００７】ここで、Ｎ型ＭＯＳトランジスタからなる
一対の駆動用ＭＯＳトランジスタのしきい電圧値Ｖｔｈ
ｎは、一連の工程（ＰＲ工程及びイオン注入工程）を新
たに追加することによって同ＭＯＳトランジスタのチャ
ネル領域にしきい電圧値調整層が形成されることによ
り、Ｐ型ＭＯＳトランジスタからなる一対のアドレス選
択用ＭＯＳトランジスタのしきい電圧値Ｖｔｈｐより
も、絶対値で大きくなるように設定されている（｜Ｖｔ
ｈｎ｜＞｜Ｖｔｈｐ｜）。
一対の駆動用ＭＯＳトランジスタのしきい電圧値Ｖｔｈ
ｎは、一連の工程（ＰＲ工程及びイオン注入工程）を新
たに追加することによって同ＭＯＳトランジスタのチャ
ネル領域にしきい電圧値調整層が形成されることによ
り、Ｐ型ＭＯＳトランジスタからなる一対のアドレス選
択用ＭＯＳトランジスタのしきい電圧値Ｖｔｈｐより
も、絶対値で大きくなるように設定されている（｜Ｖｔ
ｈｎ｜＞｜Ｖｔｈｐ｜）。
【０００８】このように同ＭＯＳトランジスタのしきい
電圧値を設定するのは、電源電位と接地電位との２種類
の電位以外の第３の電位を用いなくともメモリセルに記
憶されているデータを保持できるようにするためであ
る。すなわち、上述したような関係を満足することによ
り、アドレス選択用ＭＯＳトランジスタのリーク電流Ｉ
Ｌｐを、駆動用ＭＯＳトランジスタのリーク電流ＩＬｎ
よりも大きくすることができる（ＩＬｐ＞ＩＬｎ）。
電圧値を設定するのは、電源電位と接地電位との２種類
の電位以外の第３の電位を用いなくともメモリセルに記
憶されているデータを保持できるようにするためであ
る。すなわち、上述したような関係を満足することによ
り、アドレス選択用ＭＯＳトランジスタのリーク電流Ｉ
Ｌｐを、駆動用ＭＯＳトランジスタのリーク電流ＩＬｎ
よりも大きくすることができる（ＩＬｐ＞ＩＬｎ）。
【０００９】これによって、待機時にアドレス選択用Ｍ
ＯＳトランジスタのゲート電極に電源電位を与えたと
き、同トランジスタにサブスレショルド電流を流すこと
により電荷消失を補償することができるので、駆動用ト
ランジスタの出力ノードを電源電位に保つことができ
る。この結果、メモリセルの電荷消失を補償することが
できる、データを保持することができる。
ＯＳトランジスタのゲート電極に電源電位を与えたと
き、同トランジスタにサブスレショルド電流を流すこと
により電荷消失を補償することができるので、駆動用ト
ランジスタの出力ノードを電源電位に保つことができ
る。この結果、メモリセルの電荷消失を補償することが
できる、データを保持することができる。
【００１０】一方、特願平１０−３４６１４９号に記載
されているように、ＶｔｈｎをＶｔｈｐに比べて過剰に
高く設定した場合、セルの安定性（スタティックノイズ
マージン）が悪化することが分かっている。
されているように、ＶｔｈｎをＶｔｈｐに比べて過剰に
高く設定した場合、セルの安定性（スタティックノイズ
マージン）が悪化することが分かっている。
【００１１】このように、上述した本願発明者の先願に
係る半導体記憶装置を用いれば、セルの縮小化を達成す
ることができるが、駆動用ＭＯＳトランジスタのチャネ
ル領域に形成したしきい電圧値調整層により、メモリセ
ルの安定性を保ちつつ記憶されているデータを保持する
ため、各ＭＯＳトランジスタのチャネル領域の不純物濃
度を制御することが必要であり、その製造に困難性を伴
うという問題がある。これが、第１の問題点である。
係る半導体記憶装置を用いれば、セルの縮小化を達成す
ることができるが、駆動用ＭＯＳトランジスタのチャネ
ル領域に形成したしきい電圧値調整層により、メモリセ
ルの安定性を保ちつつ記憶されているデータを保持する
ため、各ＭＯＳトランジスタのチャネル領域の不純物濃
度を制御することが必要であり、その製造に困難性を伴
うという問題がある。これが、第１の問題点である。
【００１２】また、集積化された半導体記憶装置にα線
が入射すると、図１６に示すように、ＭＯＳトランジス
タ内部で電子・正孔対が発生し、この電荷が回路誤動作
を招くというソフトエラーが発生する。このソフトエラ
ーを回避するためにＰウェル領域をＮウェル領域で囲む
トリプルウェル構造のトランジスタを形成する方法があ
り、この方法によれば、Ｐウェル領域に流入する電荷を
抑制することできるが、一方、ディープＮウェル形成の
ための一連の工程（ＰＲ工程及びイオン注入工程）を新
たに追加しなければならないため、製造工程が増加して
しまうという問題がある。これが第２の問題点である。
が入射すると、図１６に示すように、ＭＯＳトランジス
タ内部で電子・正孔対が発生し、この電荷が回路誤動作
を招くというソフトエラーが発生する。このソフトエラ
ーを回避するためにＰウェル領域をＮウェル領域で囲む
トリプルウェル構造のトランジスタを形成する方法があ
り、この方法によれば、Ｐウェル領域に流入する電荷を
抑制することできるが、一方、ディープＮウェル形成の
ための一連の工程（ＰＲ工程及びイオン注入工程）を新
たに追加しなければならないため、製造工程が増加して
しまうという問題がある。これが第２の問題点である。
【００１３】本発明は、上記問題点に鑑みてなされたも
のであって、その主たる目的は、１回のＰＲ工程で、デ
ィープＮウェル構造を実現し、かつ、セル内におけるＮ
型トランジスタのしきい値電圧を周辺回路におけるＮ型
トランジスタのしきい値電圧よりも高くすることによっ
て半導体記憶装置の動作安定性を向上させるとともにソ
フトエラーを有効に抑制し、更に、高抵抗負荷素子のな
い４トランジスタＳＲＡＭの場合には、しきい電圧値の
制御を自在に行うことができる半導体記憶装置及びその
製造方法を提供することにある。
のであって、その主たる目的は、１回のＰＲ工程で、デ
ィープＮウェル構造を実現し、かつ、セル内におけるＮ
型トランジスタのしきい値電圧を周辺回路におけるＮ型
トランジスタのしきい値電圧よりも高くすることによっ
て半導体記憶装置の動作安定性を向上させるとともにソ
フトエラーを有効に抑制し、更に、高抵抗負荷素子のな
い４トランジスタＳＲＡＭの場合には、しきい電圧値の
制御を自在に行うことができる半導体記憶装置及びその
製造方法を提供することにある。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、第１の視点において、複数のウェルが形
成された第１導電型の半導体基板にメモリ部と周辺回路
部とが配設され、前記メモリ部には一対の駆動用ＭＯＳ
トランジスタと一対のアドレス選択用ＭＯＳトランジス
タとが形成され、前記駆動用ＭＯＳトランジスタのチャ
ネル領域にはしきい電圧値を調整するための所定濃度の
不純物注入層が設けられてなるロードレス４トランジス
タ型ＳＲＡＭにおいて、前記メモリ部のウェル下部に、
第２導電型のウェルが形成されているものである。
に、本発明は、第１の視点において、複数のウェルが形
成された第１導電型の半導体基板にメモリ部と周辺回路
部とが配設され、前記メモリ部には一対の駆動用ＭＯＳ
トランジスタと一対のアドレス選択用ＭＯＳトランジス
タとが形成され、前記駆動用ＭＯＳトランジスタのチャ
ネル領域にはしきい電圧値を調整するための所定濃度の
不純物注入層が設けられてなるロードレス４トランジス
タ型ＳＲＡＭにおいて、前記メモリ部のウェル下部に、
第２導電型のウェルが形成されているものである。
【００１５】本発明は、第２の視点において、複数のウ
ェルが形成された第１導電型の半導体基板にメモリ部と
周辺回路部とが配設され、前記メモリ部の第１導電型ウ
ェルの不純物濃度が前記周辺回路部の第１導電型ウェル
の不純物濃度よりも高く設定され、かつ、前記メモリ部
のウェルの下部に第２導電型のウェルが構成されてなる
トリプルウェル構造の半導体記憶装置であって、前記メ
モリ部のウェルの下部に設けられた第２導電型のウェル
が、前記メモリ部の第１導電型ウェルのみを覆うように
形成されているものである。
ェルが形成された第１導電型の半導体基板にメモリ部と
周辺回路部とが配設され、前記メモリ部の第１導電型ウ
ェルの不純物濃度が前記周辺回路部の第１導電型ウェル
の不純物濃度よりも高く設定され、かつ、前記メモリ部
のウェルの下部に第２導電型のウェルが構成されてなる
トリプルウェル構造の半導体記憶装置であって、前記メ
モリ部のウェルの下部に設けられた第２導電型のウェル
が、前記メモリ部の第１導電型ウェルのみを覆うように
形成されているものである。
【００１６】本発明は、第３の視点において、半導体記
憶装置の製造方法を提供する。該製造方法は、半導体基
板上に形成された所定の形状のレジストパターンをマス
クとして不純物イオンを注入する半導体記憶装置の製造
方法において、前記不純物イオンが、前記レジストパタ
ーン開口部近傍の、前記不純物イオンの注入方向におけ
るレジストの実効的な厚さが薄い領域を透過し、前記半
導体基板に注入されるものである。
憶装置の製造方法を提供する。該製造方法は、半導体基
板上に形成された所定の形状のレジストパターンをマス
クとして不純物イオンを注入する半導体記憶装置の製造
方法において、前記不純物イオンが、前記レジストパタ
ーン開口部近傍の、前記不純物イオンの注入方向におけ
るレジストの実効的な厚さが薄い領域を透過し、前記半
導体基板に注入されるものである。
【００１７】また、本発明の半導体記憶装置の製造方法
は、第４の視点において、半導体基板上に形成された所
定の形状のレジストパターンをマスクとして不純物イオ
ンを注入し、該レジストパターンの開口形状と略等しい
形状の不純物注入領域を形成する半導体記憶装置の製造
方法において、前記不純物イオンの注入方向を所定の角
度に設定することにより、前記半導体基板に注入される
不純物領域の形状を変えるものである。
は、第４の視点において、半導体基板上に形成された所
定の形状のレジストパターンをマスクとして不純物イオ
ンを注入し、該レジストパターンの開口形状と略等しい
形状の不純物注入領域を形成する半導体記憶装置の製造
方法において、前記不純物イオンの注入方向を所定の角
度に設定することにより、前記半導体基板に注入される
不純物領域の形状を変えるものである。
【００１８】
【発明の実施の形態】本発明に係る半導体記憶装置は、
その好ましい一実施の形態において、メモリ部及び周辺
回路部を有するＰ型半導体基板に、複数のＰウェル（図
９の３）、及び、複数のＮウェル（図９の２）を形成し
た後、半導体基板の法線方向から見て、Ｐウェル領域と
略一致する開口を有し、表面開口面積と底面開口面積と
が異なるレジストパターン（図９の１７）を形成し、こ
のレジストパターンをマスクとして、表面開口又は底面
開口のうち、面積の小さい開口と略等しい形状でＰ型イ
オンを注入し、その後、同じレジストパターンをマスク
として、所定の厚さのレジストを透過するエネルギーを
有するＮ型イオンを、レジストパターン開口近傍の実効
的なレジストの厚さが薄い領域を透過させてＰ型半導体
基板に注入し、Ｐウェル領域を覆うようにディープＮウ
ェル（図９の４）を形成する。
その好ましい一実施の形態において、メモリ部及び周辺
回路部を有するＰ型半導体基板に、複数のＰウェル（図
９の３）、及び、複数のＮウェル（図９の２）を形成し
た後、半導体基板の法線方向から見て、Ｐウェル領域と
略一致する開口を有し、表面開口面積と底面開口面積と
が異なるレジストパターン（図９の１７）を形成し、こ
のレジストパターンをマスクとして、表面開口又は底面
開口のうち、面積の小さい開口と略等しい形状でＰ型イ
オンを注入し、その後、同じレジストパターンをマスク
として、所定の厚さのレジストを透過するエネルギーを
有するＮ型イオンを、レジストパターン開口近傍の実効
的なレジストの厚さが薄い領域を透過させてＰ型半導体
基板に注入し、Ｐウェル領域を覆うようにディープＮウ
ェル（図９の４）を形成する。
【００１９】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。
【００２０】［実施例１］本発明の第１の実施例に係る
半導体記憶装置について、図１乃至図８を参照して説明
する。図１は、この発明の第１の実施例であるロードレ
ス４トランジスタＳＲＡＭの構成を示す平面図、図２は
図１のＸ−Ｘ線における断面図、図３は図１のＹ−Ｙ線
における断面図である。また、図４乃至図６は、同半導
体記憶装置の製造方法を工程順に示す工程断面図であ
る。なお、図４（ａ）から図６（ｇ）は一連の製造工程
を示すものであり、作図の都合上、分図したものであ
る。また、図７は、図４（ｃ）及び図５（ｄ）の工程を
ＳＲＡＭセル領域を中心に模式的に説明するための図で
ある。更に、図８は、本実施例の方法で形成したロード
レスＳＲＡＭに機能を説明するための図である。
半導体記憶装置について、図１乃至図８を参照して説明
する。図１は、この発明の第１の実施例であるロードレ
ス４トランジスタＳＲＡＭの構成を示す平面図、図２は
図１のＸ−Ｘ線における断面図、図３は図１のＹ−Ｙ線
における断面図である。また、図４乃至図６は、同半導
体記憶装置の製造方法を工程順に示す工程断面図であ
る。なお、図４（ａ）から図６（ｇ）は一連の製造工程
を示すものであり、作図の都合上、分図したものであ
る。また、図７は、図４（ｃ）及び図５（ｄ）の工程を
ＳＲＡＭセル領域を中心に模式的に説明するための図で
ある。更に、図８は、本実施例の方法で形成したロード
レスＳＲＡＭに機能を説明するための図である。
【００２１】まず、本実施例の半導体記憶装置の構成に
ついて説明する。図１乃至図３に示すように、例えば、
Ｓｉ単結晶からなるＰ型半導体基板１にＮウェル２が形
成されて、このＮウェル２にはＰ型ＭＯＳトランジスタ
からなる一対のアドレス選択用ＭＯＳトランジスタ６が
形成されるとともに、Ｐ型半導体基板１にはＮ型ＭＯＳ
トランジスタからなる一対の駆動用ＭＯＳトランジスタ
５が形成されている。そして、駆動用ＭＯＳトランジス
タ５及びアドレス選択用ＭＯＳトランジスタ６でメモリ
セルを構成している。
ついて説明する。図１乃至図３に示すように、例えば、
Ｓｉ単結晶からなるＰ型半導体基板１にＮウェル２が形
成されて、このＮウェル２にはＰ型ＭＯＳトランジスタ
からなる一対のアドレス選択用ＭＯＳトランジスタ６が
形成されるとともに、Ｐ型半導体基板１にはＮ型ＭＯＳ
トランジスタからなる一対の駆動用ＭＯＳトランジスタ
５が形成されている。そして、駆動用ＭＯＳトランジス
タ５及びアドレス選択用ＭＯＳトランジスタ６でメモリ
セルを構成している。
【００２２】駆動用ＭＯＳ型トランジスタ５は、図２に
示すように、Ｎ-型領域とＮ+型領域とからなるＮ型ソー
ス領域７及びＮ型ドレイン領域８を有し、Ｎ型ソース領
域７とＮ型ドレイン領域８との間のＰ型半導体基板１の
表面には、酸化膜（ＳｉＯ2）等のゲート絶縁膜９を介
してゲート電極１０が形成されている。また、ゲート絶
縁膜９及びゲート電極１０の側面は、酸化膜等の絶縁膜
スペーサ１１によって覆われている。また、Ｐウェル領
域の下部には本実施例の特徴であるディープＮウェル４
が形成されている。
示すように、Ｎ-型領域とＮ+型領域とからなるＮ型ソー
ス領域７及びＮ型ドレイン領域８を有し、Ｎ型ソース領
域７とＮ型ドレイン領域８との間のＰ型半導体基板１の
表面には、酸化膜（ＳｉＯ2）等のゲート絶縁膜９を介
してゲート電極１０が形成されている。また、ゲート絶
縁膜９及びゲート電極１０の側面は、酸化膜等の絶縁膜
スペーサ１１によって覆われている。また、Ｐウェル領
域の下部には本実施例の特徴であるディープＮウェル４
が形成されている。
【００２３】一方、アドレス選択用ＭＯＳトランジスタ
６は、図３に示すように、Ｐ-型領域とＰ+型領域とから
なるＰ型ソース領域１３及びＰ型ドレイン領域１４を有
し、Ｐ型ソース領域１３とＰ型ドレイン領域１４との間
のＮウェル２の表面には、酸化膜等のゲート絶縁膜９を
介してゲート電極１０が形成されている。また、ゲート
絶縁膜９及びゲート電極１０の側面は、酸化膜等の絶縁
膜スペーサ１７によって覆われている。また、Ｐウェル
領域の下部には、ディープＮウェル４が形成されてい
る。なお、図２及び図３では、紙面の都合で１個のＭＯ
Ｓトランジスタのみを示している。
６は、図３に示すように、Ｐ-型領域とＰ+型領域とから
なるＰ型ソース領域１３及びＰ型ドレイン領域１４を有
し、Ｐ型ソース領域１３とＰ型ドレイン領域１４との間
のＮウェル２の表面には、酸化膜等のゲート絶縁膜９を
介してゲート電極１０が形成されている。また、ゲート
絶縁膜９及びゲート電極１０の側面は、酸化膜等の絶縁
膜スペーサ１７によって覆われている。また、Ｐウェル
領域の下部には、ディープＮウェル４が形成されてい
る。なお、図２及び図３では、紙面の都合で１個のＭＯ
Ｓトランジスタのみを示している。
【００２４】そして、ゲート電極１０はＮウェル２の上
面で延長されてワードラインを構成しており、各Ｎ-型
領域及び各Ｐ-型領域は、いわゆるＬＤＤ(Lightly Dope
d Drain)領域を構成している。また、Ｎ型ＭＯＳトラン
ジスタを形成するＰウェル３と、Ｐ型ＭＯＳトランジス
タを形成するＮウェル２との間には素子分離トレンチ１
２が形成されて、両者間は電気的に絶縁されている。こ
の素子分離トレンチ１２は、Ｐ型半導体基板１の表面に
エッチングにより形成されたトレンチ内に酸化膜等の絶
縁物が埋め込まれて形成されている。
面で延長されてワードラインを構成しており、各Ｎ-型
領域及び各Ｐ-型領域は、いわゆるＬＤＤ(Lightly Dope
d Drain)領域を構成している。また、Ｎ型ＭＯＳトラン
ジスタを形成するＰウェル３と、Ｐ型ＭＯＳトランジス
タを形成するＮウェル２との間には素子分離トレンチ１
２が形成されて、両者間は電気的に絶縁されている。こ
の素子分離トレンチ１２は、Ｐ型半導体基板１の表面に
エッチングにより形成されたトレンチ内に酸化膜等の絶
縁物が埋め込まれて形成されている。
【００２５】ゲート電極１０等の表面は、ＣＶＤ法等で
形成された酸化膜、ＢＳＧ(Boron-Silicate Glass)膜、
ＰＳＧ(Phospho-Silicate Glass)膜、ＢＰＳＧ(Boron-P
hospho-Silicate Glass)膜等からなる第１層間絶縁膜２
０で覆われている。この第１層間絶縁膜２０の、駆動用
ＭＯＳトランジスタ５のＮ型ソース領域７及びアドレス
選択用ＭＯＳトランジスタ６のＰ型ソース領域１３の表
面には各々コンタクトホール２２が形成されて、コンタ
クトホール２２内には各々ソース電極となるタングステ
ン（Ｗ）プラグ２３が形成されている。
形成された酸化膜、ＢＳＧ(Boron-Silicate Glass)膜、
ＰＳＧ(Phospho-Silicate Glass)膜、ＢＰＳＧ(Boron-P
hospho-Silicate Glass)膜等からなる第１層間絶縁膜２
０で覆われている。この第１層間絶縁膜２０の、駆動用
ＭＯＳトランジスタ５のＮ型ソース領域７及びアドレス
選択用ＭＯＳトランジスタ６のＰ型ソース領域１３の表
面には各々コンタクトホール２２が形成されて、コンタ
クトホール２２内には各々ソース電極となるタングステ
ン（Ｗ）プラグ２３が形成されている。
【００２６】同様にして、第１層間絶縁膜２０の、駆動
用ＭＯＳトランジスタ５のＮ型ドレイン領域８及びアド
レス選択用ＭＯＳトランジスタ６のＰ型ドレイン領域１
４の表面にも各々コンタクトホール２２及びＷプラグ２
３が形成されている。このとき、Ｗプラグ２３によって
ゲート電極１０とＮ型ドレイン領域８又はＰ型ドレイン
領域１４が接続される。
用ＭＯＳトランジスタ５のＮ型ドレイン領域８及びアド
レス選択用ＭＯＳトランジスタ６のＰ型ドレイン領域１
４の表面にも各々コンタクトホール２２及びＷプラグ２
３が形成されている。このとき、Ｗプラグ２３によって
ゲート電極１０とＮ型ドレイン領域８又はＰ型ドレイン
領域１４が接続される。
【００２７】Ｗプラグ２３等の表面は、ＣＶＤ法等で形
成された酸化膜、ＢＳＧ膜、ＰＳＧ膜、ＢＰＳＧ膜等か
らなる第２層間絶縁膜２１で覆われている。そして、こ
の第２層間絶縁膜２１にはビアホールが形成されて、同
ビアホール内には各々Ｗプラグ２３が形成されている。
第２層間絶縁膜２１上には、接地電位を与える第１金属
配線２５がＷプラグ２３とコンタクトするように形成さ
れている。
成された酸化膜、ＢＳＧ膜、ＰＳＧ膜、ＢＰＳＧ膜等か
らなる第２層間絶縁膜２１で覆われている。そして、こ
の第２層間絶縁膜２１にはビアホールが形成されて、同
ビアホール内には各々Ｗプラグ２３が形成されている。
第２層間絶縁膜２１上には、接地電位を与える第１金属
配線２５がＷプラグ２３とコンタクトするように形成さ
れている。
【００２８】第１金属配線２５等の表面は、ＣＶＤ法等
で形成された酸化膜、ＢＳＧ膜、ＰＳＧ膜、ＢＰＳＧ膜
等からなる第３層間絶縁膜２７で覆われている。そし
て、この第３層間絶縁膜２７にはビアホール２８が形成
されて、同ホール２８内には第１金属配線２５とコンタ
クトするようにＷビアプラグ２９が形成されている。第
３層間絶縁膜２７上には、ビットラインを構成する第２
金属配線２６がＷビアプラグ２９とコンタクトするよう
に形成されている。
で形成された酸化膜、ＢＳＧ膜、ＰＳＧ膜、ＢＰＳＧ膜
等からなる第３層間絶縁膜２７で覆われている。そし
て、この第３層間絶縁膜２７にはビアホール２８が形成
されて、同ホール２８内には第１金属配線２５とコンタ
クトするようにＷビアプラグ２９が形成されている。第
３層間絶縁膜２７上には、ビットラインを構成する第２
金属配線２６がＷビアプラグ２９とコンタクトするよう
に形成されている。
【００２９】次に、図４乃至図６を参照して、本実施例
の半導体記憶装置の製造方法について工程順に説明す
る。なお、本工程図では説明を容易にするために、右側
にメモリセルを形成し、左側に周辺回路を形成する場合
について作図している。
の半導体記憶装置の製造方法について工程順に説明す
る。なお、本工程図では説明を容易にするために、右側
にメモリセルを形成し、左側に周辺回路を形成する場合
について作図している。
【００３０】まず、図４（ａ）に示すように、予め素子
分離トレンチ１２を形成したＰ型半導体基板１を用い
て、熱酸化法により膜厚が略１５ｎｍの酸化膜２４を形
成する。続いて、メモリセルの一対のアドレス選択用Ｍ
ＯＳトランジスタとなるＰ型ＭＯＳトランジスタを形成
する領域、及び周辺回路のＰ型ＭＯＳトランジスタを形
成する領域をレジストパターン１５でマスクし、Ｐ型不
純物としてボロン（Ｂ）を用いて、まずエネルギーが略
１２０Ｋｅｖでドーズ量が略４×１０12／ｃｍ2の条件
でイオンの打ち込みを行った後、同不純物を用いてエネ
ルギーが略３０Ｋｅｖでドーズ量が略５×１０12／ｃｍ
2の条件でイオンの打ち込みを行い、Ｐウェル３を形成
する。
分離トレンチ１２を形成したＰ型半導体基板１を用い
て、熱酸化法により膜厚が略１５ｎｍの酸化膜２４を形
成する。続いて、メモリセルの一対のアドレス選択用Ｍ
ＯＳトランジスタとなるＰ型ＭＯＳトランジスタを形成
する領域、及び周辺回路のＰ型ＭＯＳトランジスタを形
成する領域をレジストパターン１５でマスクし、Ｐ型不
純物としてボロン（Ｂ）を用いて、まずエネルギーが略
１２０Ｋｅｖでドーズ量が略４×１０12／ｃｍ2の条件
でイオンの打ち込みを行った後、同不純物を用いてエネ
ルギーが略３０Ｋｅｖでドーズ量が略５×１０12／ｃｍ
2の条件でイオンの打ち込みを行い、Ｐウェル３を形成
する。
【００３１】次に、図４（ｂ）に示すように、Ｐ型半導
体基板１のＮ型ＭＯＳトランジスタを形成する領域をレ
ジストパターン１６でマスクし、Ｎ型不純物としてリン
（Ｐ）を用いて、エネルギーが略３００Ｋｅｖでドーズ
量が略４×１０12／ｃｍ2の条件でイオンを打ち込んだ
後、Ｎ型不純物として砒素（Ａｓ）を用いて、エネルギ
ーが略１００Ｋｅｖでドーズ量が略５×１０12／ｃｍ2
の条件でイオンを打ち込み、Ｎウェル２を形成する。こ
の時点で、Ｐウェル３とＮウェル２との不純物濃度は、
各ウエル２、３内に形成されるＮ型ＭＯＳトランジスタ
とＰ型ＭＯＳトランジスタのしきい電圧値が略等しくな
るように設定する。
体基板１のＮ型ＭＯＳトランジスタを形成する領域をレ
ジストパターン１６でマスクし、Ｎ型不純物としてリン
（Ｐ）を用いて、エネルギーが略３００Ｋｅｖでドーズ
量が略４×１０12／ｃｍ2の条件でイオンを打ち込んだ
後、Ｎ型不純物として砒素（Ａｓ）を用いて、エネルギ
ーが略１００Ｋｅｖでドーズ量が略５×１０12／ｃｍ2
の条件でイオンを打ち込み、Ｎウェル２を形成する。こ
の時点で、Ｐウェル３とＮウェル２との不純物濃度は、
各ウエル２、３内に形成されるＮ型ＭＯＳトランジスタ
とＰ型ＭＯＳトランジスタのしきい電圧値が略等しくな
るように設定する。
【００３２】次に、図４（ｃ）に示すように、Ｐ型半導
体基板１のメモリセルの一対の駆動用ＭＯＳトランジス
タを形成する領域のみにＰ型不純物としてボロンを注入
し、駆動用ＭＯＳトランジスタのしきい電圧値を調整し
た後、図５（ｄ）に示すように、メモリセル領域よりや
や広い領域に、Ｎ型不純物としてリンを注入し、Ｐウェ
ルを囲むようにディープＮウェル４を形成する。なお、
この工程が本実施例の特徴的な工程であり、その詳細に
関しては後述する。
体基板１のメモリセルの一対の駆動用ＭＯＳトランジス
タを形成する領域のみにＰ型不純物としてボロンを注入
し、駆動用ＭＯＳトランジスタのしきい電圧値を調整し
た後、図５（ｄ）に示すように、メモリセル領域よりや
や広い領域に、Ｎ型不純物としてリンを注入し、Ｐウェ
ルを囲むようにディープＮウェル４を形成する。なお、
この工程が本実施例の特徴的な工程であり、その詳細に
関しては後述する。
【００３３】次に、図５（ｅ）に示すように、ゲート絶
縁膜９上にＣＶＤ法等で膜厚が略２００ｎｍの多結晶シ
リコン膜を形成した後、公知のフォトリソグラフィ法で
不要部を除去して、Ｎ型ＭＯＳトランジスタ及びＰ型Ｍ
ＯＳトランジスタのゲート電極１０を形成し、Ｎ型ＭＯ
ＳトランジスタのＮ型ソース領域及びドレイン領域のＬ
ＤＤ領域となるＮ- 型領域、及び、Ｐ型ＭＯＳトランジ
スタのＰ型ソース領域及びドレイン領域のＬＤＤ領域と
なるＰ-型領域を形成し、全面にＣＶＤ法等で酸化膜等
の絶縁膜を形成した後、フォトリソグラフィ法で不要部
を除去して、ゲート絶縁膜９、ゲート電極１０の側面に
絶縁膜スペーサ１１を形成する（図６（ｆ）参照）。
縁膜９上にＣＶＤ法等で膜厚が略２００ｎｍの多結晶シ
リコン膜を形成した後、公知のフォトリソグラフィ法で
不要部を除去して、Ｎ型ＭＯＳトランジスタ及びＰ型Ｍ
ＯＳトランジスタのゲート電極１０を形成し、Ｎ型ＭＯ
ＳトランジスタのＮ型ソース領域及びドレイン領域のＬ
ＤＤ領域となるＮ- 型領域、及び、Ｐ型ＭＯＳトランジ
スタのＰ型ソース領域及びドレイン領域のＬＤＤ領域と
なるＰ-型領域を形成し、全面にＣＶＤ法等で酸化膜等
の絶縁膜を形成した後、フォトリソグラフィ法で不要部
を除去して、ゲート絶縁膜９、ゲート電極１０の側面に
絶縁膜スペーサ１１を形成する（図６（ｆ）参照）。
【００３４】続いて、図６（ｇ）に示すように、イオン
注入により、Ｎ型ＭＯＳトランジスタのゲート電極１０
の両側にＮ+型領域、及び、Ｐ型ＭＯＳトランジスタの
ゲート電極１０の両側にＰ+型領域を形成し、Ｎ型ＭＯ
Ｓトランジスタからなる一対の駆動用ＭＯＳトランジス
タ５及びＰ型ＭＯＳトランジスタからなる一対のアドレ
ス選択用ＭＯＳトランジスタ６の主要部が形成される。
注入により、Ｎ型ＭＯＳトランジスタのゲート電極１０
の両側にＮ+型領域、及び、Ｐ型ＭＯＳトランジスタの
ゲート電極１０の両側にＰ+型領域を形成し、Ｎ型ＭＯ
Ｓトランジスタからなる一対の駆動用ＭＯＳトランジス
タ５及びＰ型ＭＯＳトランジスタからなる一対のアドレ
ス選択用ＭＯＳトランジスタ６の主要部が形成される。
【００３５】そして、酸化膜、ＢＳＧ膜、ＰＳＧ膜、Ｂ
ＰＳＧ膜等からなる層間絶縁膜２０、２１、２７の成
膜、コンタクトホール２２の形成、タングステンプラグ
２３の埋込、及び金属配線層２５、２６の形成を順次行
うことによって、図１乃至図３に示すロードレス４トラ
ンジスタＳＲＡＭ型の半導体記憶装置が製造される。
ＰＳＧ膜等からなる層間絶縁膜２０、２１、２７の成
膜、コンタクトホール２２の形成、タングステンプラグ
２３の埋込、及び金属配線層２５、２６の形成を順次行
うことによって、図１乃至図３に示すロードレス４トラ
ンジスタＳＲＡＭ型の半導体記憶装置が製造される。
【００３６】以上、説明したロードレス４トランジスタ
ＳＲＡＭ型の半導体記憶装置の製造工程のうち、本実施
例の特徴であるメモリセル領域のＰウェルの不純物濃度
調整工程（図４（ｃ））及びディープＮウェル形成工程
（図５（ｄ））について、図７（ａ）、（ｂ）を参照し
て詳細に説明する。
ＳＲＡＭ型の半導体記憶装置の製造工程のうち、本実施
例の特徴であるメモリセル領域のＰウェルの不純物濃度
調整工程（図４（ｃ））及びディープＮウェル形成工程
（図５（ｄ））について、図７（ａ）、（ｂ）を参照し
て詳細に説明する。
【００３７】まず、図７（ａ）は、図４（ｃ）に対応す
る図であり、ＳＲＡＭのメモリセル領域を中心に図示し
たものである。図に示すように、Ｐ型半導体基板１のメ
モリセルの一対の駆動用ＭＯＳトランジスタを形成する
Ｐウェル２領域のみが露出するようにレジストパターン
１７を形成し、このレジストパターン１７をマスクとし
て、Ｐ型不純物としてボロンを、エネルギーが略１０〜
５０Ｋｅｖでドーズ量が略２×１０12／ｃｍ2の条件で
注入し、駆動用ＭＯＳトランジスタのＰウェル２の不純
物濃度を周辺回路のＰウェルより高くなるように設定
し、駆動用ＭＯＳトランジスタのしきい電圧値を調整す
る。
る図であり、ＳＲＡＭのメモリセル領域を中心に図示し
たものである。図に示すように、Ｐ型半導体基板１のメ
モリセルの一対の駆動用ＭＯＳトランジスタを形成する
Ｐウェル２領域のみが露出するようにレジストパターン
１７を形成し、このレジストパターン１７をマスクとし
て、Ｐ型不純物としてボロンを、エネルギーが略１０〜
５０Ｋｅｖでドーズ量が略２×１０12／ｃｍ2の条件で
注入し、駆動用ＭＯＳトランジスタのＰウェル２の不純
物濃度を周辺回路のＰウェルより高くなるように設定
し、駆動用ＭＯＳトランジスタのしきい電圧値を調整す
る。
【００３８】次に、図５（ｄ）に対応する図７（ｂ）に
示すように、Ｐ型半導体基板１のメモリセル領域全体よ
りやや広い領域が露出するようにレジストパターン１８
を形成し、このレジストパターン１８をマスクとして、
Ｎ型不純物としてリンを、エネルギーが略６００〜１５
００Ｋｅｖでドーズ量が略１×１０13／ｃｍ2の条件で
注入し、メモリセル領域全体を囲むようにディープＮウ
ェル４を形成する。すなわち、本実施例では、ロードレ
ス４トランジスタＳＲＡＭのメモリセル領域の下層全体
にディープＮウェル４を形成することによって、メモリ
セル領域をＰ型半導体基板１から完全に分離することを
特徴としている。
示すように、Ｐ型半導体基板１のメモリセル領域全体よ
りやや広い領域が露出するようにレジストパターン１８
を形成し、このレジストパターン１８をマスクとして、
Ｎ型不純物としてリンを、エネルギーが略６００〜１５
００Ｋｅｖでドーズ量が略１×１０13／ｃｍ2の条件で
注入し、メモリセル領域全体を囲むようにディープＮウ
ェル４を形成する。すなわち、本実施例では、ロードレ
ス４トランジスタＳＲＡＭのメモリセル領域の下層全体
にディープＮウェル４を形成することによって、メモリ
セル領域をＰ型半導体基板１から完全に分離することを
特徴としている。
【００３９】従来のロードレス４トランジスタＳＲＡＭ
では、駆動用ＭＯＳトランジスタ５のチャネル領域にし
きい電圧値調整層１９を設けて、不純物濃度を正確に制
御することによって誤動作を抑制していた。しかしなが
ら、本実施例の方法で形成したロードレス４トランジス
タＳＲＡＭでは、駆動用ＭＯＳトランジスタ５のＰウェ
ル領域は、ディープＮウェル４によってＰ型半導体基板
１と分離されているために、図８に示すように、Ｐウェ
ル領域の基準電位を外部に設けた負電圧発生回路３０に
よって制御することができるため、従来のようにしきい
電圧値調整層１９を正確に形成しなくてもＰウェル領域
の基準電位を任意の負電位に設定することが可能とな
り、高抵抗負荷素子を用いないＳＲＡＭにおいて、スタ
ティックノイズマージンを悪化させることなくメモリセ
ルに記憶されているデータを確実に保持することができ
る。
では、駆動用ＭＯＳトランジスタ５のチャネル領域にし
きい電圧値調整層１９を設けて、不純物濃度を正確に制
御することによって誤動作を抑制していた。しかしなが
ら、本実施例の方法で形成したロードレス４トランジス
タＳＲＡＭでは、駆動用ＭＯＳトランジスタ５のＰウェ
ル領域は、ディープＮウェル４によってＰ型半導体基板
１と分離されているために、図８に示すように、Ｐウェ
ル領域の基準電位を外部に設けた負電圧発生回路３０に
よって制御することができるため、従来のようにしきい
電圧値調整層１９を正確に形成しなくてもＰウェル領域
の基準電位を任意の負電位に設定することが可能とな
り、高抵抗負荷素子を用いないＳＲＡＭにおいて、スタ
ティックノイズマージンを悪化させることなくメモリセ
ルに記憶されているデータを確実に保持することができ
る。
【００４０】すなわち、上述したような関係を満足する
ことにより、アドレス選択用ＭＯＳトランジスタ６のリ
ーク電流ＩＬｐを、駆動用ＭＯＳトランジスタ５のリー
ク電流ＩＬｎよりも大きくすることができる（ＩＬｐ＞
ＩＬｎ）。これによって、待機時にアドレス選択用ＭＯ
Ｓトランジスタ６のゲート電極に電源電位を与えたと
き、同トランジスタ６にサブスレショルド電流を流すこ
とにより電荷消失を補償することができるので、駆動用
トランジスタ５の出力ノードを電源電位に保つことがで
きる。この結果、メモリセルの電荷消失を補償すること
ができるので、データを保持することができる。
ことにより、アドレス選択用ＭＯＳトランジスタ６のリ
ーク電流ＩＬｐを、駆動用ＭＯＳトランジスタ５のリー
ク電流ＩＬｎよりも大きくすることができる（ＩＬｐ＞
ＩＬｎ）。これによって、待機時にアドレス選択用ＭＯ
Ｓトランジスタ６のゲート電極に電源電位を与えたと
き、同トランジスタ６にサブスレショルド電流を流すこ
とにより電荷消失を補償することができるので、駆動用
トランジスタ５の出力ノードを電源電位に保つことがで
きる。この結果、メモリセルの電荷消失を補償すること
ができるので、データを保持することができる。
【００４１】また、駆動用ＭＯＳトランジスタ５のＰウ
ェル領域を囲むようにディープＮウェル４を形成するこ
とにより、外部から入射するα線により発生する電荷を
ディープＮウェルで吸収することができるため、ソフト
エラー等の問題を回避することも可能となる。
ェル領域を囲むようにディープＮウェル４を形成するこ
とにより、外部から入射するα線により発生する電荷を
ディープＮウェルで吸収することができるため、ソフト
エラー等の問題を回避することも可能となる。
【００４２】［実施例２］次に、本発明の第２の実施例
に係る半導体記憶装置について、図９乃至図１１を参照
して説明する。図９は、本実施例に係る半導体記憶装置
の製造方法の工程の一部を模式的に示す工程断面図であ
る。また、図１０は、本実施例の半導体記憶装置の構成
を模式的に示す断面図であり、図１１は、本実施例のデ
ィープＮウェル形成方法をＤＲＡＭに適用した場合の断
面図である。なお、本実施例と前記した第１の実施例と
の相違点は、本実施例ではディープＮウェルをメモリセ
ルのうちＰウェルの下部のみを覆うように形成したこと
であり、他の部分の製造方法及び構成は前記した第１の
実施例と同様である。
に係る半導体記憶装置について、図９乃至図１１を参照
して説明する。図９は、本実施例に係る半導体記憶装置
の製造方法の工程の一部を模式的に示す工程断面図であ
る。また、図１０は、本実施例の半導体記憶装置の構成
を模式的に示す断面図であり、図１１は、本実施例のデ
ィープＮウェル形成方法をＤＲＡＭに適用した場合の断
面図である。なお、本実施例と前記した第１の実施例と
の相違点は、本実施例ではディープＮウェルをメモリセ
ルのうちＰウェルの下部のみを覆うように形成したこと
であり、他の部分の製造方法及び構成は前記した第１の
実施例と同様である。
【００４３】本実施例の特徴であるディープＮウェルの
形成工程に関して説明すると、前記した第１の実施例と
同様の方法で、図４（ｂ）のＰウェル及びＮウェル形成
まで行った後、図８（ａ）に示すように、Ｐウェル領域
のみが露出するようにレジストパターン１７を形成す
る。その際、本実施例ではこのレジストパターン１７を
次工程のディープＮウェル形成にもそのまま用いるため
にテーパー形状となるように形成することを特徴として
いる。
形成工程に関して説明すると、前記した第１の実施例と
同様の方法で、図４（ｂ）のＰウェル及びＮウェル形成
まで行った後、図８（ａ）に示すように、Ｐウェル領域
のみが露出するようにレジストパターン１７を形成す
る。その際、本実施例ではこのレジストパターン１７を
次工程のディープＮウェル形成にもそのまま用いるため
にテーパー形状となるように形成することを特徴として
いる。
【００４４】形成方法としては、例えば、ＴＨＭＲ―ｉ
ｐ２６９０（東京応化製）のレジストを用い、まず全面
に膜厚が２．５μｍ程度となるようにレジストを均一に
塗布、ベーキングを行った後、所定のパターンが形成さ
れたレチクルを用いて、波長３６５ｎｍの光を積算光量
が２００ｍＪ程度となるように照射する。その後、通常
よりも長めの条件で現像を行う。すると、上述の条件は
通常のＰＲ条件よりも露光量が多く又は現像時間が長い
ために、レジストパターン表面部のエッジがやや後退し
たテーパー形状のレジストパターンを形成することがで
きる。
ｐ２６９０（東京応化製）のレジストを用い、まず全面
に膜厚が２．５μｍ程度となるようにレジストを均一に
塗布、ベーキングを行った後、所定のパターンが形成さ
れたレチクルを用いて、波長３６５ｎｍの光を積算光量
が２００ｍＪ程度となるように照射する。その後、通常
よりも長めの条件で現像を行う。すると、上述の条件は
通常のＰＲ条件よりも露光量が多く又は現像時間が長い
ために、レジストパターン表面部のエッジがやや後退し
たテーパー形状のレジストパターンを形成することがで
きる。
【００４５】このように形成したレジストパターン１７
を用いて、Ｐ型不純物としてボロンをエネルギーが略１
０〜５０Ｋｅｖでドーズ量が略２〜５×１０12／ｃｍ2
の条件でイオンを打ち込み、メモリセルのＰウェル不純
物濃度が周辺回路よりも高くなるように設定するが、ボ
ロンのイオンエネルギーが小さいために、レジストパタ
ーン１７に入射したイオンはレジストパターン１７中で
エネルギーを失い、その下部のＰ型半導体基板１に注入
されることはない。すなわち、不純物イオンの注入はレ
ジストパターン１７の下部の開口形状通りに行われるこ
とになる。
を用いて、Ｐ型不純物としてボロンをエネルギーが略１
０〜５０Ｋｅｖでドーズ量が略２〜５×１０12／ｃｍ2
の条件でイオンを打ち込み、メモリセルのＰウェル不純
物濃度が周辺回路よりも高くなるように設定するが、ボ
ロンのイオンエネルギーが小さいために、レジストパタ
ーン１７に入射したイオンはレジストパターン１７中で
エネルギーを失い、その下部のＰ型半導体基板１に注入
されることはない。すなわち、不純物イオンの注入はレ
ジストパターン１７の下部の開口形状通りに行われるこ
とになる。
【００４６】次に、同じレジストパターン１７を用い
て、Ｎ型不純物としてリンをエネルギーが略６００〜１
５００Ｋｅｖでドーズ量が略１×１０13／ｃｍ2の条件
で打ち込み、メモリセルのＰウェル３下部のみにディー
プＮウェル４を形成するが、この注入では、リンのイオ
ンエネルギーが大きいために、レジストパターン１７側
面のテーパ部分に入射したイオンのうちの一部はレジス
トパターン１７を透過し、パターン下部のＰ型半導体基
板１に注入されることになる。
て、Ｎ型不純物としてリンをエネルギーが略６００〜１
５００Ｋｅｖでドーズ量が略１×１０13／ｃｍ2の条件
で打ち込み、メモリセルのＰウェル３下部のみにディー
プＮウェル４を形成するが、この注入では、リンのイオ
ンエネルギーが大きいために、レジストパターン１７側
面のテーパ部分に入射したイオンのうちの一部はレジス
トパターン１７を透過し、パターン下部のＰ型半導体基
板１に注入されることになる。
【００４７】本願発明者の行った実験によれば、上記レ
ジストパターン形成条件及びイオン注入条件では、リン
イオンは略１乃至２μｍのレジストを透過するため、レ
ジストパターン１７側面の形状が基板平面に対して略８
５°の角度になるようにパターン形成を行った場合、図
８（ｂ）に示すようにレジストパターン下部の開口から
略０．１μｍ以上の広がりを持った領域にイオンが注入
されることを確認している。また、注入したイオンがそ
の後の工程で拡散される場合には、ディープＮウェル４
の広がりは０．１μｍから１μｍ程度となる。
ジストパターン形成条件及びイオン注入条件では、リン
イオンは略１乃至２μｍのレジストを透過するため、レ
ジストパターン１７側面の形状が基板平面に対して略８
５°の角度になるようにパターン形成を行った場合、図
８（ｂ）に示すようにレジストパターン下部の開口から
略０．１μｍ以上の広がりを持った領域にイオンが注入
されることを確認している。また、注入したイオンがそ
の後の工程で拡散される場合には、ディープＮウェル４
の広がりは０．１μｍから１μｍ程度となる。
【００４８】従って、従来のようにメモリセルのＰウェ
ル３の注入とディープＮウェル４形成のために別個のレ
ジストパターンを設けなくても、メモリセルのＰウェル
３の不純物濃度調整と、ディープＮウェル４の形成を行
うことが可能になる。すなわち、イオンエネルギーの小
さいＰウェル３の不純物濃度調整のためのイオン注入で
は、イオンはレジストパターン１７を透過することがで
きないために、レジストパターン１７下部の開口形状通
りの注入が行われる。しかし、イオンエネルギーの大き
いディープＮウェル４形成のための注入では、レジスト
パターン１７側面に入射したイオンはレジストパターン
１７を透過してＰ型半導体基板１に到達するため、レジ
ストパターン１７下部の開口よりもやや広くＰウェル３
を覆うような形状でディープＮウェル４を形成すること
ができる。従って、メモリセルのＰウェル３の不純物濃
度を周辺回路よりも高く設定する工程と、ディープＮウ
ェル４を形成する工程との両者を含む半導体記憶装置の
製造において、レジストパターン形成のための工程を削
減することができる。
ル３の注入とディープＮウェル４形成のために別個のレ
ジストパターンを設けなくても、メモリセルのＰウェル
３の不純物濃度調整と、ディープＮウェル４の形成を行
うことが可能になる。すなわち、イオンエネルギーの小
さいＰウェル３の不純物濃度調整のためのイオン注入で
は、イオンはレジストパターン１７を透過することがで
きないために、レジストパターン１７下部の開口形状通
りの注入が行われる。しかし、イオンエネルギーの大き
いディープＮウェル４形成のための注入では、レジスト
パターン１７側面に入射したイオンはレジストパターン
１７を透過してＰ型半導体基板１に到達するため、レジ
ストパターン１７下部の開口よりもやや広くＰウェル３
を覆うような形状でディープＮウェル４を形成すること
ができる。従って、メモリセルのＰウェル３の不純物濃
度を周辺回路よりも高く設定する工程と、ディープＮウ
ェル４を形成する工程との両者を含む半導体記憶装置の
製造において、レジストパターン形成のための工程を削
減することができる。
【００４９】上記の方法によって、ディープＮウェル４
を形成した場合には、図１０に示すように、前記した第
１の実施例と同様に、駆動用ＭＯＳトランジスタ５のＰ
ウェル３は、ディープＮウェル４によってＰ型半導体基
板１と分離されているために、Ｐウェル３の基準電位を
外部に設けた負電圧発生回路３０によって制御すること
ができるため、従来のようにしきい電圧値調整層１９を
設けなくてもＰウェル３領域の基準電位を任意に設定す
ることが可能となり、高抵抗負荷素子を用いないＳＲＡ
Ｍにおいて、メモリセルに記憶されているデータを確実
に保持することができる。
を形成した場合には、図１０に示すように、前記した第
１の実施例と同様に、駆動用ＭＯＳトランジスタ５のＰ
ウェル３は、ディープＮウェル４によってＰ型半導体基
板１と分離されているために、Ｐウェル３の基準電位を
外部に設けた負電圧発生回路３０によって制御すること
ができるため、従来のようにしきい電圧値調整層１９を
設けなくてもＰウェル３領域の基準電位を任意に設定す
ることが可能となり、高抵抗負荷素子を用いないＳＲＡ
Ｍにおいて、メモリセルに記憶されているデータを確実
に保持することができる。
【００５０】また、前記した第１の実施例と異なり、メ
モリセルのＮウェル２下部にはディープＮウェル４が形
成されないため、Ｎウェル２の実効的な厚みが増すこと
によりソフトエラーの影響が大きくなってしまうという
不具合を防止することができる。更に、メモリセル内の
Ｎ型トランジスタ領域にはボロンを追加注入しているの
で、過剰な負バイアスを印可することによる短チャネル
特性の悪化を防ぐことができる。
モリセルのＮウェル２下部にはディープＮウェル４が形
成されないため、Ｎウェル２の実効的な厚みが増すこと
によりソフトエラーの影響が大きくなってしまうという
不具合を防止することができる。更に、メモリセル内の
Ｎ型トランジスタ領域にはボロンを追加注入しているの
で、過剰な負バイアスを印可することによる短チャネル
特性の悪化を防ぐことができる。
【００５１】なお、本実施例は上記構成に限定されるも
のではなく、メモリ部と周辺回路部を構成要素とする半
導体記憶装置であって、セルの安定性向上のため駆動ト
ランジスタに使われるＰウェルの不純物濃度を周辺回路
よりも高く設定するためのイオン注入工程を有するもの
であれば良く、例えば、６トランジスタＳＲＡＭや図１
１に示すようにＤＲＡＭに適用することができることは
明らかである。
のではなく、メモリ部と周辺回路部を構成要素とする半
導体記憶装置であって、セルの安定性向上のため駆動ト
ランジスタに使われるＰウェルの不純物濃度を周辺回路
よりも高く設定するためのイオン注入工程を有するもの
であれば良く、例えば、６トランジスタＳＲＡＭや図１
１に示すようにＤＲＡＭに適用することができることは
明らかである。
【００５２】［実施例３］次に、本発明の第３の実施例
に係る半導体記憶装置について、図１２を参照して説明
する。図１２は、本実施例に係る半導体記憶装置の製造
方法の工程の一部を模式的に示す工程断面図である。な
お、本実施例と前記した第２の実施例との相違点は、本
実施例ではレジストパターンの形状は通常の矩形形状と
し、ディープＮウェル形成工程でのイオンの打ち込み角
度を９０度より小さい角度に設定したことを特徴として
おり、他の部分の製造方法及び構成は前記第２の実施例
と同様である。
に係る半導体記憶装置について、図１２を参照して説明
する。図１２は、本実施例に係る半導体記憶装置の製造
方法の工程の一部を模式的に示す工程断面図である。な
お、本実施例と前記した第２の実施例との相違点は、本
実施例ではレジストパターンの形状は通常の矩形形状と
し、ディープＮウェル形成工程でのイオンの打ち込み角
度を９０度より小さい角度に設定したことを特徴として
おり、他の部分の製造方法及び構成は前記第２の実施例
と同様である。
【００５３】本実施例の特徴であるディープＮウェルの
形成工程に関して、図１２を参照して説明すると、前記
した第１の実施例と同様の方法で、図４（ｂ）のウェル
形成まで行った後、図１２（ａ）に示すように、メモリ
セルのＰウェル３のみが露出するようにレジストパター
ン１７を形成する。その際、本実施例ではこのレジスト
パターンを次工程のディープＮウェル形成にも用いる
が、その形状は通常の矩形形状としているため、レジス
トパターン形成は通常の条件で行っている。
形成工程に関して、図１２を参照して説明すると、前記
した第１の実施例と同様の方法で、図４（ｂ）のウェル
形成まで行った後、図１２（ａ）に示すように、メモリ
セルのＰウェル３のみが露出するようにレジストパター
ン１７を形成する。その際、本実施例ではこのレジスト
パターンを次工程のディープＮウェル形成にも用いる
が、その形状は通常の矩形形状としているため、レジス
トパターン形成は通常の条件で行っている。
【００５４】まず、図１２（ａ）に示すように、このレ
ジストパターン１７を用いて、Ｐ型不純物としてボロン
をエネルギーが略１０〜５００Ｋｅｖでドーズ量が略２
×１０12／ｃｍ2の条件でイオン注入して、メモリセル
のＰウェル３の不純物濃度が周辺回路よりも高くなるよ
うに設定するが、ボロンのイオンエネルギーが小さいた
めに、レジストパターン１７に入射したイオンはレジス
トパターン１７中でエネルギーを失い、その下部のＰ型
半導体基板１には注入されることはない。すなわち、第
２の実施例と同様に、不純物の注入はレジストパターン
１７の開口形状通りに行われることになる。
ジストパターン１７を用いて、Ｐ型不純物としてボロン
をエネルギーが略１０〜５００Ｋｅｖでドーズ量が略２
×１０12／ｃｍ2の条件でイオン注入して、メモリセル
のＰウェル３の不純物濃度が周辺回路よりも高くなるよ
うに設定するが、ボロンのイオンエネルギーが小さいた
めに、レジストパターン１７に入射したイオンはレジス
トパターン１７中でエネルギーを失い、その下部のＰ型
半導体基板１には注入されることはない。すなわち、第
２の実施例と同様に、不純物の注入はレジストパターン
１７の開口形状通りに行われることになる。
【００５５】次に、図１２（ｂ）に示すように、同じレ
ジストパターン１７を用いて、Ｎ型不純物としてリンを
エネルギーが略６００〜１５００Ｋｅｖでドーズ量が略
１×１０13／ｃｍ2の条件で打ち込み、メモリセルのＰ
ウェル３下部にディープＮウェル４を形成するが、この
注入に際して、イオンの打ち込み角度を基板の法線方向
に対して略５°傾くように設定する。するとこの注入で
は、レジストパターン開口端部に入射したイオンはＰ型
半導体基板１内を斜めに進行するために開口形状よりも
広い領域にイオンを注入することができると共に、リン
のイオンエネルギーが大きいために、レジストパターン
１７側面に斜めに入射したイオンのうちの一部は、レジ
ストパターン１７を透過し、パターン下部のＰ型半導体
基板１に注入されることになる。
ジストパターン１７を用いて、Ｎ型不純物としてリンを
エネルギーが略６００〜１５００Ｋｅｖでドーズ量が略
１×１０13／ｃｍ2の条件で打ち込み、メモリセルのＰ
ウェル３下部にディープＮウェル４を形成するが、この
注入に際して、イオンの打ち込み角度を基板の法線方向
に対して略５°傾くように設定する。するとこの注入で
は、レジストパターン開口端部に入射したイオンはＰ型
半導体基板１内を斜めに進行するために開口形状よりも
広い領域にイオンを注入することができると共に、リン
のイオンエネルギーが大きいために、レジストパターン
１７側面に斜めに入射したイオンのうちの一部は、レジ
ストパターン１７を透過し、パターン下部のＰ型半導体
基板１に注入されることになる。
【００５６】上記のレジスト及びイオン注入条件では、
前記した第２の実施例と同様にイオンは略１乃至２μｍ
のレジストを透過するため、イオンの注入角度を基板の
法線方向に対して略５°傾けるように注入した場合、図
１２（ｂ）に示すようにレジストパターン１７下部の開
口から略０．１μｍの広がりを持った領域にイオンが注
入される。
前記した第２の実施例と同様にイオンは略１乃至２μｍ
のレジストを透過するため、イオンの注入角度を基板の
法線方向に対して略５°傾けるように注入した場合、図
１２（ｂ）に示すようにレジストパターン１７下部の開
口から略０．１μｍの広がりを持った領域にイオンが注
入される。
【００５７】従って、前記した第２の実施例と同様に、
同じレジストパターン１７を用いても、Ｐウェル３の不
純物濃度調整のためのイオン注入では、レジストパター
ン１７下部の開口形状通りの注入が行われるが、ディー
プＮウェル４形成のための注入では、注入エネルギーの
大きいイオンを斜めから入射することによって、レジス
トパターン１７開口端部に入射したイオンはＰ型半導体
基板１内を斜めに進行し、かつ、レジストパターン１７
側面に入射したイオンの一部はレジストパターン１７を
透過してＰ型半導体基板１に到達するため、レジストパ
ターン１７下部の開口よりもやや広くＰウェル３を覆う
ような形状でディープＮウェル４を形成することがで
き、レジストパターン形成のための工程を削減すること
ができる。
同じレジストパターン１７を用いても、Ｐウェル３の不
純物濃度調整のためのイオン注入では、レジストパター
ン１７下部の開口形状通りの注入が行われるが、ディー
プＮウェル４形成のための注入では、注入エネルギーの
大きいイオンを斜めから入射することによって、レジス
トパターン１７開口端部に入射したイオンはＰ型半導体
基板１内を斜めに進行し、かつ、レジストパターン１７
側面に入射したイオンの一部はレジストパターン１７を
透過してＰ型半導体基板１に到達するため、レジストパ
ターン１７下部の開口よりもやや広くＰウェル３を覆う
ような形状でディープＮウェル４を形成することがで
き、レジストパターン形成のための工程を削減すること
ができる。
【００５８】上記の方法によって、ディープＮウェル４
を形成した場合には、前記した第２の実施例と同様に、
駆動用ＭＯＳトランジスタ５のＰウェル領域は、ディー
プＮウェル４によってＰ型半導体基板１と分離されてい
るために、Ｐウェル領域の基準電位を外部に設けた負電
圧発生回路によって制御することができるため、ロード
レス４トランジスタＳＲＡＭにおいて、メモリセルに記
憶されているデータを確実に保持することができる。ま
た、ＳＲＡＭやＤＲＡＭ等の半導体記憶装置全般におい
ては、メモリセルのＮウェル下部にはディープＮウェル
４が形成されないため、Ｎウェル２の実効的な厚みが増
すことによりソフトエラーの影響が大きくなるという不
具合を防止することができる。
を形成した場合には、前記した第２の実施例と同様に、
駆動用ＭＯＳトランジスタ５のＰウェル領域は、ディー
プＮウェル４によってＰ型半導体基板１と分離されてい
るために、Ｐウェル領域の基準電位を外部に設けた負電
圧発生回路によって制御することができるため、ロード
レス４トランジスタＳＲＡＭにおいて、メモリセルに記
憶されているデータを確実に保持することができる。ま
た、ＳＲＡＭやＤＲＡＭ等の半導体記憶装置全般におい
ては、メモリセルのＮウェル下部にはディープＮウェル
４が形成されないため、Ｎウェル２の実効的な厚みが増
すことによりソフトエラーの影響が大きくなるという不
具合を防止することができる。
【００５９】［実施例４］次に、本発明の第３の実施例
に係る半導体記憶装置について、図１３を参照して説明
する。図１３は、本実施例に係る半導体記憶装置の製造
方法の工程の一部を模式的に示す工程断面図である。な
お、本実施例と前記した第２の実施例との相違点は、レ
ジストパターンの形状が異なることであり、他の部分の
製造方法及び構成は前記した第１及び第２の実施例と同
様である。
に係る半導体記憶装置について、図１３を参照して説明
する。図１３は、本実施例に係る半導体記憶装置の製造
方法の工程の一部を模式的に示す工程断面図である。な
お、本実施例と前記した第２の実施例との相違点は、レ
ジストパターンの形状が異なることであり、他の部分の
製造方法及び構成は前記した第１及び第２の実施例と同
様である。
【００６０】本実施例の特徴であるディープＮウェルの
形成工程に関して、図１３を参照して説明すると、前記
した第１の実施例と同様の方法で、図４（ｂ）のウェル
形成まで行った後、図１３（ａ）に示すように、Ｐ型半
導体基板１の法線方向から見て、レジストパターン１７
の上部の開口とメモリセルのＰウェル２が一致するよう
にレジストパターンを形成する。その際、本実施例で
は、このレジストパターンの形状は表面の開口が底面の
開口よりも小さくなる、いわゆる逆テーパ形状となるよ
うに形成する。
形成工程に関して、図１３を参照して説明すると、前記
した第１の実施例と同様の方法で、図４（ｂ）のウェル
形成まで行った後、図１３（ａ）に示すように、Ｐ型半
導体基板１の法線方向から見て、レジストパターン１７
の上部の開口とメモリセルのＰウェル２が一致するよう
にレジストパターンを形成する。その際、本実施例で
は、このレジストパターンの形状は表面の開口が底面の
開口よりも小さくなる、いわゆる逆テーパ形状となるよ
うに形成する。
【００６１】形成方法としては、例えば、ＡＺ５２１４
Ｅ（ヘキストジャパン製）のレジストを用い、まず全面
に２．５μｍ程度の厚さとなるように均一に塗布し、ベ
ーキングを行った後、所定のパターンが形成されたレチ
クルを用いて露光を行う。そして、再度ベーキングを行
った後、全面に光を照射してから現像を行うと、パター
ン底部のエッジがやや後退した逆テーパー形状のレジス
トパターン１７が形成される。
Ｅ（ヘキストジャパン製）のレジストを用い、まず全面
に２．５μｍ程度の厚さとなるように均一に塗布し、ベ
ーキングを行った後、所定のパターンが形成されたレチ
クルを用いて露光を行う。そして、再度ベーキングを行
った後、全面に光を照射してから現像を行うと、パター
ン底部のエッジがやや後退した逆テーパー形状のレジス
トパターン１７が形成される。
【００６２】このように形成したレジストパターン１７
を用いて、Ｐ型不純物のボロンを前記した実施例と同様
の条件で注入するが、ボロンのイオンエネルギーが小さ
いためにレジストパターン１７に入射したイオンは、レ
ジストパターン１７中でエネルギーを失い、その下部の
Ｐ型半導体基板１には注入されず、不純物の注入はレジ
ストパターン１７の上部の開口形状通りに行われる。
を用いて、Ｐ型不純物のボロンを前記した実施例と同様
の条件で注入するが、ボロンのイオンエネルギーが小さ
いためにレジストパターン１７に入射したイオンは、レ
ジストパターン１７中でエネルギーを失い、その下部の
Ｐ型半導体基板１には注入されず、不純物の注入はレジ
ストパターン１７の上部の開口形状通りに行われる。
【００６３】次に、図１３（ｂ）に示すように、同じレ
ジストパターン１７を用いて、Ｎ型不純物リンを注入す
るが、この注入ではリンのイオンエネルギーが大きいた
めにレジストパターン１７の開口端部に入射したイオン
のうちの一部は、レジストパターン１７を透過し、レジ
ストパターン１７下部のＰ型半導体基板１に注入される
ことになる。
ジストパターン１７を用いて、Ｎ型不純物リンを注入す
るが、この注入ではリンのイオンエネルギーが大きいた
めにレジストパターン１７の開口端部に入射したイオン
のうちの一部は、レジストパターン１７を透過し、レジ
ストパターン１７下部のＰ型半導体基板１に注入される
ことになる。
【００６４】従って、前記した実施例と同様に、同じレ
ジストパターンを用いて、Ｐウェル３の注入とディープ
Ｎウェル４形成の注入を行うことができ、レジストパタ
ーン形成のための工程を削減することができる。また、
ロードレス４トランジスタＳＲＡＭのメモリセルでは、
外部に設けた負電圧発生回路３０によって基準電位を最
適な値に設定することができるため、メモリセルのデー
タを確実に保持することができるとともに、半導体記憶
装置全般について、Ｎウェルの実効的な厚みが増すこと
がないため、Ｎウェル領域でのソフトエラーの影響を緩
和することができる。
ジストパターンを用いて、Ｐウェル３の注入とディープ
Ｎウェル４形成の注入を行うことができ、レジストパタ
ーン形成のための工程を削減することができる。また、
ロードレス４トランジスタＳＲＡＭのメモリセルでは、
外部に設けた負電圧発生回路３０によって基準電位を最
適な値に設定することができるため、メモリセルのデー
タを確実に保持することができるとともに、半導体記憶
装置全般について、Ｎウェルの実効的な厚みが増すこと
がないため、Ｎウェル領域でのソフトエラーの影響を緩
和することができる。
【００６５】また、本実施例の形状のレジストパターン
を用いて、前記した第３の実施例で記載したように、デ
ィープＮウェル４形成の際のイオン注入角度を変更する
方法を併用することもでき、その場合は、ディープＮウ
ェル４形成の注入イオンがレジストを透過しなくてもＰ
ウェル３の追加注入領域よりも広い領域に不純物を注入
することができるため、注入イオンのエネルギーを自在
に変更してディープＮウェル４の深さを任意に設定する
ことができる。
を用いて、前記した第３の実施例で記載したように、デ
ィープＮウェル４形成の際のイオン注入角度を変更する
方法を併用することもでき、その場合は、ディープＮウ
ェル４形成の注入イオンがレジストを透過しなくてもＰ
ウェル３の追加注入領域よりも広い領域に不純物を注入
することができるため、注入イオンのエネルギーを自在
に変更してディープＮウェル４の深さを任意に設定する
ことができる。
【００６６】［実施例５］次に、本発明の第５の実施例
に係る半導体記憶装置について、図１４及び図１５を参
照して説明する。図１４及び図１５は、本実施例に係る
半導体記憶装置の製造方法の工程の一部を模式的に示す
工程断面図である。なお、本実施例と前記した第４の実
施例との相違点は、レジストパターンの形状を変更した
ことのみであり、他の部分の製造方法及び構成は前記し
た第１及び第２の実施例と同様である。
に係る半導体記憶装置について、図１４及び図１５を参
照して説明する。図１４及び図１５は、本実施例に係る
半導体記憶装置の製造方法の工程の一部を模式的に示す
工程断面図である。なお、本実施例と前記した第４の実
施例との相違点は、レジストパターンの形状を変更した
ことのみであり、他の部分の製造方法及び構成は前記し
た第１及び第２の実施例と同様である。
【００６７】本実施例の特徴であるディープＮウェルの
形成工程に関して、図１４及び図１５を参照して説明す
ると、前記した第１の実施例と同様の方法で、図４
（ｂ）のウェル形成まで行った後、図１４（ａ）に示す
ように、Ｐ型半導体基板１の法線方向から見て、レジス
トパターン１７の上部の開口とＰウェル３が一致するよ
うにレジストパターン１７を形成する。その際、本実施
例ではこのレジストパターン１７の形状を、レジスト表
層部が開口内側にせり出した、いわゆるひさしを付けた
形状となるように形成する。
形成工程に関して、図１４及び図１５を参照して説明す
ると、前記した第１の実施例と同様の方法で、図４
（ｂ）のウェル形成まで行った後、図１４（ａ）に示す
ように、Ｐ型半導体基板１の法線方向から見て、レジス
トパターン１７の上部の開口とＰウェル３が一致するよ
うにレジストパターン１７を形成する。その際、本実施
例ではこのレジストパターン１７の形状を、レジスト表
層部が開口内側にせり出した、いわゆるひさしを付けた
形状となるように形成する。
【００６８】形成方法としては、例えば、ＴＨＭＲ―ｉ
ｐ２６９０（東京応化製）のレジストを用い、まず全面
に２．５μｍ程度の厚さとなるように均一に塗布し、ベ
ーキングを行った後、所定のパターンが形成されたレチ
クルを用いて、通常の条件で露光を行う。そして、モノ
クロロベンゼン等の薬品にＰ型半導体基板１を浸漬して
レジスト表面を変質させた後、再度ベーキング、現像を
行うと、パターン表層部のエッジが突出したひさし形状
のレジストパターン１７が形成される。
ｐ２６９０（東京応化製）のレジストを用い、まず全面
に２．５μｍ程度の厚さとなるように均一に塗布し、ベ
ーキングを行った後、所定のパターンが形成されたレチ
クルを用いて、通常の条件で露光を行う。そして、モノ
クロロベンゼン等の薬品にＰ型半導体基板１を浸漬して
レジスト表面を変質させた後、再度ベーキング、現像を
行うと、パターン表層部のエッジが突出したひさし形状
のレジストパターン１７が形成される。
【００６９】このように形成したレジストパターン１７
を用いて、Ｐ型不純物のボロンを追加注入するが、ボロ
ンのイオンエネルギーが小さいために、レジストパター
ン１７に入射したイオンは、パターン下部のＰ型半導体
基板１には注入されず、不純物の注入はレジストパター
ン１７の上部の開口形状通りに行われる。
を用いて、Ｐ型不純物のボロンを追加注入するが、ボロ
ンのイオンエネルギーが小さいために、レジストパター
ン１７に入射したイオンは、パターン下部のＰ型半導体
基板１には注入されず、不純物の注入はレジストパター
ン１７の上部の開口形状通りに行われる。
【００７０】次に、図１４（ｂ）に示すように、同じレ
ジストパターン１７を用いて、Ｎ型不純物のリンを注入
してディープＮウェル４を形成するが、この注入ではリ
ンのイオンエネルギーが大きいために、レジストパター
ン１７の開口端部のひさし部分に入射したイオンはレジ
ストパターン１７を透過し、パターン下部のＰ型半導体
基板１に注入されることになる。
ジストパターン１７を用いて、Ｎ型不純物のリンを注入
してディープＮウェル４を形成するが、この注入ではリ
ンのイオンエネルギーが大きいために、レジストパター
ン１７の開口端部のひさし部分に入射したイオンはレジ
ストパターン１７を透過し、パターン下部のＰ型半導体
基板１に注入されることになる。
【００７１】従って、前記した実施例と同様に、同じレ
ジストパターン１７を用いても、Ｐウェル３の追加注入
とディープＮウェル４形成の注入を行うことができ、レ
ジストパターン形成のための工程を削減することができ
る。また、ロードレス４トランジスタＳＲＡＭのメモリ
セルでは、外部に設けた負電圧発生回路３０によって基
準電位を最適な値に設定することができるため、メモリ
セルのデータを確実に保持することができるとともに、
半導体記憶装置全般について、Ｎウェルの実効的な厚み
が増すことがないため、Ｎウェル領域でのソフトエラー
の影響を緩和することができる。
ジストパターン１７を用いても、Ｐウェル３の追加注入
とディープＮウェル４形成の注入を行うことができ、レ
ジストパターン形成のための工程を削減することができ
る。また、ロードレス４トランジスタＳＲＡＭのメモリ
セルでは、外部に設けた負電圧発生回路３０によって基
準電位を最適な値に設定することができるため、メモリ
セルのデータを確実に保持することができるとともに、
半導体記憶装置全般について、Ｎウェルの実効的な厚み
が増すことがないため、Ｎウェル領域でのソフトエラー
の影響を緩和することができる。
【００７２】また、本実施例の形状のレジストパターン
を用いて、前記した第３の実施例で記載したイオン注入
角度を工程ごとに変更する方法を併用することもでき、
ディープＮウェルの深さを任意に設定することができ
る。また、ひさし形状のレジストパターンを形成する際
に、薬品に浸漬する時間を調整することによってひさし
の厚さ及び突出量を調整することができる。例えば、図
１５（ａ）に示すようにひさしを薄く形成した場合に
は、ディープＮウェル４形成の際のイオン注入によっ
て、レジスト表面の温度が上昇し、ひさし部分のレジス
トを意識的に変形させることができる。すると、図１５
（ｂ）に示すように、レジストパターンの開口部分が拡
大するため、確実にイオン注入領域を拡大することがで
きる。
を用いて、前記した第３の実施例で記載したイオン注入
角度を工程ごとに変更する方法を併用することもでき、
ディープＮウェルの深さを任意に設定することができ
る。また、ひさし形状のレジストパターンを形成する際
に、薬品に浸漬する時間を調整することによってひさし
の厚さ及び突出量を調整することができる。例えば、図
１５（ａ）に示すようにひさしを薄く形成した場合に
は、ディープＮウェル４形成の際のイオン注入によっ
て、レジスト表面の温度が上昇し、ひさし部分のレジス
トを意識的に変形させることができる。すると、図１５
（ｂ）に示すように、レジストパターンの開口部分が拡
大するため、確実にイオン注入領域を拡大することがで
きる。
【００７３】なお、本発明は上記実施例に限定されるも
のではなく、例えば、ＭＯＳトランジスタに限らず、酸
化物（Oxide）に代えて、窒素物（Nitride）あるいは酸
化物と窒化物との二重膜等を用いるようにしたＭＩＳ(M
etal Insulator Semiconductor)トランジスタに適用す
ることができる。
のではなく、例えば、ＭＯＳトランジスタに限らず、酸
化物（Oxide）に代えて、窒素物（Nitride）あるいは酸
化物と窒化物との二重膜等を用いるようにしたＭＩＳ(M
etal Insulator Semiconductor)トランジスタに適用す
ることができる。
【００７４】また、半導体基板あるいは各半導体領域の
導電型は、Ｎ型とＰ型とを逆にしてもよい。すなわち、
駆動用ＭＯＳトランジスタをＰ型ＭＯＳトランジスタに
より構成し、アドレス選択用ＭＯＳトランジスタをＮ型
ＭＯＳトランジスタにより構成するようにしてもよい。
この場合には、メモリセルのデータを保持するには、駆
動用ＭＯＳトランジスタの出力ノードを接地電位に保つ
ようにする。また、ＭＯＳトランジスタのしきい電圧値
を設定する方法あるいは工程は、実施例に示した条件に
限らず、必要に応じて変更が可能である。
導電型は、Ｎ型とＰ型とを逆にしてもよい。すなわち、
駆動用ＭＯＳトランジスタをＰ型ＭＯＳトランジスタに
より構成し、アドレス選択用ＭＯＳトランジスタをＮ型
ＭＯＳトランジスタにより構成するようにしてもよい。
この場合には、メモリセルのデータを保持するには、駆
動用ＭＯＳトランジスタの出力ノードを接地電位に保つ
ようにする。また、ＭＯＳトランジスタのしきい電圧値
を設定する方法あるいは工程は、実施例に示した条件に
限らず、必要に応じて変更が可能である。
【００７５】
【発明の効果】以上説明したように、本発明の構成によ
れば、１つのレジストパターンで、メモリセルのＰウェ
ルの不純物濃度調整とディープＮウェル形成とを行うこ
とができるため、外部から入射するα線によるソフトエ
ラーを回避するためのディープＮウェル形成のためのＰ
Ｒ工程を削減することができるという効果を奏する。
れば、１つのレジストパターンで、メモリセルのＰウェ
ルの不純物濃度調整とディープＮウェル形成とを行うこ
とができるため、外部から入射するα線によるソフトエ
ラーを回避するためのディープＮウェル形成のためのＰ
Ｒ工程を削減することができるという効果を奏する。
【００７６】その理由は、レジストパターンの形状をテ
ーパー形状、逆テーパー形状又はひさし形状にすること
によって、イオンの注入方向におけるレジストの実効的
な厚さを開口部周辺で薄くすることができるために、エ
ネルギーの大きいディープＮウェル形成のイオンをレジ
ストを透過して注入することができるからである。ま
た、イオンの注入方向を工程の応じて設定することによ
って、イオンの注入領域を変えることができるからであ
る。
ーパー形状、逆テーパー形状又はひさし形状にすること
によって、イオンの注入方向におけるレジストの実効的
な厚さを開口部周辺で薄くすることができるために、エ
ネルギーの大きいディープＮウェル形成のイオンをレジ
ストを透過して注入することができるからである。ま
た、イオンの注入方向を工程の応じて設定することによ
って、イオンの注入領域を変えることができるからであ
る。
【００７７】また、本発明によれば、ロードレス４トラ
ンジスタＳＲＡＭの場合には、メモリセルのＰウェル領
域の基準電位を自在に制御することができるため、メモ
リセルに記憶されているデータを確実に保持することが
できるという効果を奏する。
ンジスタＳＲＡＭの場合には、メモリセルのＰウェル領
域の基準電位を自在に制御することができるため、メモ
リセルに記憶されているデータを確実に保持することが
できるという効果を奏する。
【００７８】その理由は、ディープＮウェルによって、
駆動用ＭＯＳトランジスタのＰウェル領域は、Ｐ型半導
体基板と分離されるために、外部に設けた負電圧発生回
路によって、容易に駆動用ＭＯＳトランジスタのしきい
電圧値をアドレス選択用ＭＯＳトランジスタのしきい電
圧値よりも大きくなるように設定することができるから
である。
駆動用ＭＯＳトランジスタのＰウェル領域は、Ｐ型半導
体基板と分離されるために、外部に設けた負電圧発生回
路によって、容易に駆動用ＭＯＳトランジスタのしきい
電圧値をアドレス選択用ＭＯＳトランジスタのしきい電
圧値よりも大きくなるように設定することができるから
である。
【図１】この発明の半導体記憶装置の構成を示す平面図
である。
である。
【図２】この発明の半導体記憶装置の構造を示す図であ
り、図１のＸ−Ｘ線における断面図である。
り、図１のＸ−Ｘ線における断面図である。
【図３】この発明の半導体記憶装置の構造を示す図であ
り、図１のＹ−Ｙ線における断面図である。
り、図１のＹ−Ｙ線における断面図である。
【図４】本発明の第１の実施例に係る半導体記憶装置の
製造方法を工程順に示す工程図である。
製造方法を工程順に示す工程図である。
【図５】本発明の第１の実施例に係る半導体記憶装置の
製造方法を工程順に示す工程図である。
製造方法を工程順に示す工程図である。
【図６】本発明の第１の実施例に係る半導体記憶装置の
製造方法を工程順に示す工程図である。
製造方法を工程順に示す工程図である。
【図７】本発明の第１の実施例に係る半導体記憶装置の
製造方法の一部を模式的に示す工程図である。
製造方法の一部を模式的に示す工程図である。
【図８】本発明の第１の実施例に係る半導体記憶装置の
構造を模式的に示す断面図である。
構造を模式的に示す断面図である。
【図９】本発明の第２の実施例に係る半導体記憶装置の
製造方法の一部を模式的に示す工程断面図である。
製造方法の一部を模式的に示す工程断面図である。
【図１０】本発明の第２の実施例に係る半導体記憶装置
の構造を模式的に示す断面図である。
の構造を模式的に示す断面図である。
【図１１】本発明をＤＲＡＭに適用した場合の構造を模
式的に示す断面図である。
式的に示す断面図である。
【図１２】本発明の第３の実施例に係る半導体記憶装置
の製造方法の一部を模式的に示す工程断面図である。
の製造方法の一部を模式的に示す工程断面図である。
【図１３】本発明の第４の実施例に係る半導体記憶装置
の製造方法の一部を模式的に示す工程断面図である。
の製造方法の一部を模式的に示す工程断面図である。
【図１４】本発明の第５の実施例に係る半導体記憶装置
の製造方法の一部を模式的に示す工程断面図である。
の製造方法の一部を模式的に示す工程断面図である。
【図１５】本発明の第５の実施例に係る半導体記憶装置
の製造方法の一部を模式的に示す工程断面図である。
の製造方法の一部を模式的に示す工程断面図である。
【図１６】従来の半導体記憶装置の問題を模式的に示す
断面図である。
断面図である。
１ Ｐ型半導体基板 ２ Ｎウェル ３ Ｐウェル ４ ディープＮウェル ５ 駆動用ＭＯＳトランジスタ ６ アドレス選択用ＭＯＳトランジスタ ７ Ｎ型ソース領域 ８ Ｎ型ドレイン領域 ９ ゲート絶縁膜 １０ ゲート電極 １１ 絶縁膜スペーサ １２ 素子分離トレンチ １３ Ｐ型ソース領域 １４ Ｐ型ドレイン領域 １５ レジストパターン（Ｐウェル形成用） １６ レジストパターン（Ｎウェル形成用） １７ レジストパターン（Ｐウェル追加注入用） １８ レジストパターン（ディープＮウェル形成用） １９ しきい電圧値調整層 ２０ 第１層間絶縁膜 ２１ 第２層間絶縁膜 ２２ コンタクトホール ２３ Ｗプラグ ２４ 酸化膜 ２５ 第１金属配線 ２６ 第２金属配線 ２７ 第３層間絶縁膜 ２８ ビアホール ２９ Ｗビアプラグ ３０ 負電圧発生回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8242 Ｆターム(参考） 5F048 AA01 AA06 AB01 AC03 BD04 BE03 BE04 BE05 BG01 CC13 CC19 5F083 AD00 BS05 BS14 BS17 BS26 GA09 GA17 GA18 GA28 HA01 JA39 JA56 MA06 MA16 MA19 NA01 PR28 PR36 PR37
Claims (26)
- 【請求項１】複数のウェルが形成された第１導電型の半
導体基板にメモリ部と周辺回路部とが配設され、前記メ
モリ部には一対の駆動用ＭＯＳトランジスタと一対のア
ドレス選択用ＭＯＳトランジスタとが形成され、前記駆
動用ＭＯＳトランジスタのチャネル領域にはしきい電圧
値を調整するための所定濃度の不純物注入層が設けられ
てなるロードレス４トランジスタ型ＳＲＡＭにおいて、 前記メモリ部のウェル下部に、第２導電型のウェルが形
成されている、ことを特徴とするロードレス４トランジ
スタ型ＳＲＡＭ。 - 【請求項２】複数のウェルが形成された第１導電型の半
導体基板にメモリ部と周辺回路部とが配設され、前記メ
モリ部には一対の駆動用ＭＯＳトランジスタと一対のア
ドレス選択用ＭＯＳトランジスタとが形成され、前記駆
動用ＭＯＳトランジスタのチャネル領域にはしきい電圧
値を調整するための所定濃度の不純物注入層が設けられ
てなるロードレス４トランジスタ型ＳＲＡＭにおいて、 前記駆動用ＭＯＳトランジスタの第１導電型のウェルが
前記半導体基板から分離されるように、前記第１導電型
のウェル下部に、該ウェルを少なくとも覆う第２導電型
のウェルを設けた、ことを特徴とするロードレス４トラ
ンジスタ型ＳＲＡＭ。 - 【請求項３】複数のウェルが形成された第１導電型の半
導体基板にメモリ部と周辺回路部とが配設され、前記メ
モリ部の第１導電型ウェルの不純物濃度が前記周辺回路
部の第１導電型ウェルの不純物濃度よりも高く設定さ
れ、かつ、前記メモリ部のウェルの下部に第２導電型の
ウェルが構成されてなるトリプルウェル構造の半導体記
憶装置であって、 前記メモリ部のウェルの下部に設けられた第２導電型の
ウェルが、前記メモリ部の第１導電型ウェルのみを覆う
ように形成されている、ことを特徴とする半導体記憶装
置。 - 【請求項４】前記半導体基板の法線方向から見て、前記
メモリ部の第１導電型ウェルのみを覆うように形成され
た第２導電型のウェルが、前記第１導電型ウェルよりも
略０．１μｍ以上、前記半導体基板の平面方向に広がっ
て形成されている、ことを特徴とする請求項３記載の半
導体記憶装置。 - 【請求項５】前記半導体基板の法線方向から見て、前記
メモリ部の第１導電型ウェルのみを覆うように形成され
た第２導電型のウェルが、前記第１導電型ウェルよりも
略０．１μｍ乃至１μｍ、前記半導体基板の平面方向に
広がって形成されている、ことを特徴とする請求項３記
載の半導体記憶装置。 - 【請求項６】前記半導体記憶装置がロードレス４トラン
ジスタＳＲＡＭを含む、請求項３乃至５のいずれか一に
記載の半導体記憶装置。 - 【請求項７】前記半導体記憶装置が６トランジスタＳＲ
ＡＭを含む、請求項３乃至５のいずれか一に記載の半導
体記憶装置。 - 【請求項８】前記半導体記憶装置がＤＲＡＭを含む、請
求項３乃至５のいずれか一に記載の半導体記憶装置。 - 【請求項９】半導体基板上に形成された所定の形状のレ
ジストパターンをマスクとして不純物イオンを注入する
半導体記憶装置の製造方法において、 前記不純物イオンが、前記レジストパターン開口部近傍
の、前記不純物イオンの注入方向におけるレジストの実
効的な厚さが薄い領域を透過し、前記半導体基板に注入
される、ことを特徴とする半導体記憶装置の製造方法。 - 【請求項１０】半導体基板上に形成された所定の形状の
レジストパターンをマスクとして不純物イオンを注入す
る半導体記憶装置の製造方法において、 前記レジストパターンの表面開口部の幅が底面開口部の
幅よりも大きくなるように該レジストパターンを形成
し、前記不純物イオンの注入方向におけるレジストの実
効的な厚さを薄くした領域を設け、所定のエネルギーの
イオンが該領域を透過して前記半導体基板に注入され
る、ことを特徴とする半導体記憶装置の製造方法。 - 【請求項１１】前記レジストパターン開口部側壁が、前
記半導体基板の法線方向に対して、前記開口部中心に向
かって略５°以上傾斜している、ことを特徴とする請求
項１０記載の半導体記憶装置の製造方法。 - 【請求項１２】半導体基板上に形成された所定の形状の
レジストパターンをマスクとして不純物イオンを注入す
る半導体記憶装置の製造方法において、 前記レジストパターンの表面開口部の幅が底面開口部の
幅よりも小さくなるように該レジストパターンを形成
し、前記不純物イオンの注入方向におけるレジストの実
効的な厚さを薄くした領域を設け、所定のエネルギーの
イオンが該領域を透過して前記半導体基板に注入され
る、ことを特徴とする半導体記憶装置の製造方法。 - 【請求項１３】前記レジストパターン開口部側壁が、前
記半導体基板の法線方向に対して、前記開口部外側に向
かって略５°以上傾斜している、ことを特徴とする請求
項１２記載の半導体記憶装置の製造方法。 - 【請求項１４】半導体基板上に形成された所定の形状の
レジストパターンをマスクとして不純物イオンを注入す
る半導体記憶装置の製造方法において、 前記レジストパターンの表層部が開口の中心に向かって
突出するように該レジストパターンを形成し、前記レジ
ストパターン開口部近傍に、前記イオンの注入方向にお
けるレジストの実効的な厚さを薄くした領域を設け、所
定のエネルギーのイオンが該領域を透過して前記半導体
基板に注入される、ことを特徴とする半導体記憶装置の
製造方法。 - 【請求項１５】前記所定の形状のレジストパターンをマ
スクとして、イオンエネルギーが小さい不純物イオンを
注入し、該レジストパターンの開口形状と略等しい形状
の第１の不純物注入領域を形成する工程と、 前記レジストパターンをマスクとして、イオンエネルギ
ーが大きい不純物イオンを注入し、前記不純物イオンを
前記レジストの実効的な厚さを薄くした領域を透過させ
ることによって、前記半導体基板の法線方向から見て、
前記レジストパターンの開口形状よりも広い面積の第２
の不純物注入領域を形成する工程と、を含むことを特徴
とする請求項９乃至１４のいずれか一に記載の半導体記
憶装置の製造方法。 - 【請求項１６】半導体基板上に形成された所定の形状の
レジストパターンをマスクとして不純物イオンを注入
し、該レジストパターンの開口形状と略等しい形状の不
純物注入領域を形成する半導体記憶装置の製造方法にお
いて、 前記不純物イオンの注入方向を所定の角度に設定するこ
とにより、前記半導体基板に注入される不純物領域の形
状を変える、ことを特徴とする半導体記憶装置の製造方
法。 - 【請求項１７】前記所定の形状のレジストパターンをマ
スクとして、前記半導体基板の法線方向と略等しい方向
から不純物イオンを注入し、第１の不純物注入領域を形
成する工程と、 前記レジストパターンをマスクとして、前記半導体基板
の法線方向と所定の角度をなす方向から不純物イオンを
注入することによって、前記レジストパターンの開口形
状よりも広い領域に不純物イオンを注入し、第２の不純
物注入領域を形成する工程と、を含むことを特徴とする
請求項１６記載の半導体記憶装置の製造方法。 - 【請求項１８】第１導電型の半導体基板のメモリ部形成
領域及び周辺回路部形成領域に、複数の第１導電型ウェ
ルを形成する工程と、 前記半導体基板の前記メモリ部形成領域及び前記周辺回
路部形成領域に、複数の第２導電型ウェルを形成する工
程と、 前記半導体基板の法線方向から見て、前記メモリ部形成
領域の第１導電型ウェルが露出する開口を有し、該開口
近傍にレジストの実効的な厚さを薄くした領域が設けら
れたレジストパターンを形成する工程と、 前記レジストパターンをマスクとして、該レジストパタ
ーンの開口と略等しい領域に第１導電型イオンを注入
し、第１の不純物注入領域を形成する工程と、 前記レジストパターンをマスクとして、前記開口近傍の
実効的なレジストの厚さが薄い領域を透過するエネルギ
ーを有する第２導電型イオンを前記半導体基板に注入
し、第２の不純物注入領域を形成する工程と、を含むこ
とを特徴とする半導体記憶装置の製造方法。 - 【請求項１９】前記半導体基板の法線方向から見て、前
記第２の不純物注入領域が、前記第１の不純物注入領域
よりも０．１μｍ以上、前記半導体基板の平面方向に広
がって形成されている、ことを特徴とする請求項１５、
１７及び１８のいずれか一に記載の半導体記憶装置の製
造方法。 - 【請求項２０】前記半導体基板の法線方向から見て、前
記第２の不純物注入領域が、前記第１の不純物注入領域
よりも略０．１μｍ乃至１μｍ、前記半導体基板の平面
方向に広がって形成されている、ことを特徴とする請求
項１５、１７及び１８のいずれか一に記載の半導体記憶
装置の製造方法。 - 【請求項２１】前記不純物イオンが透過する前記レジス
トの厚さが、略１μｍ以上である、ことを特徴とする請
求項１５又は１８に記載の半導体記憶装置の製造方法。 - 【請求項２２】前記不純物イオンが透過する前記レジス
トの厚さが、略１μｍ乃至２μｍである、ことを特徴と
する請求項１５又は１８に記載の半導体記憶装置の製造
方法。 - 【請求項２３】前記不純物イオンを注入する前記所定の
角度が、前記半導体基板の法線方向に対して略５°以上
傾斜している、ことを特徴とする請求項１７記載の半導
体記憶装置の製造方法。 - 【請求項２４】前記半導体記憶装置がロードレス４トラ
ンジスタＳＲＡＭを含む、請求項９乃至２３のいずれか
一に記載の半導体記憶装置の製造方法。 - 【請求項２５】前記半導体記憶装置が６トランジスタＳ
ＲＡＭを含む、請求項９乃至２３のいずれか一に記載の
半導体記憶装置の製造方法。 - 【請求項２６】前記半導体記憶装置がＤＲＡＭを含む、
請求項９乃至２３のいずれか一に記載の半導体記憶装置
の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11078652A JP2000277629A (ja) | 1999-03-23 | 1999-03-23 | 半導体記憶装置及びその製造方法 |
| TW089104825A TW503526B (en) | 1999-03-23 | 2000-03-16 | Semiconductor memory device and method of manufacturing same |
| US09/531,578 US6455904B1 (en) | 1999-03-23 | 2000-03-20 | Loadless static random access memory device and method of manufacturing same |
| KR1020000014428A KR100361600B1 (ko) | 1999-03-23 | 2000-03-22 | 반도체 기억 장치 및 그 제조 방법 |
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