JPH05251955A - 定電流源回路 - Google Patents
定電流源回路Info
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- JPH05251955A JPH05251955A JP4049947A JP4994792A JPH05251955A JP H05251955 A JPH05251955 A JP H05251955A JP 4049947 A JP4049947 A JP 4049947A JP 4994792 A JP4994792 A JP 4994792A JP H05251955 A JPH05251955 A JP H05251955A
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Abstract
(57)【要約】
【目的】本発明はトランジスタの電流増幅率の変動及び
アーリー効果によるカレントミラー回路のミラー係数の
劣化を防止して定電流を出力可能とする定電流源回路を
提供することを目的とする。 【構成】トランジスタＴr1とともににカレントミラー回
路を構成する出力回路部２を接続した定電流源回路で、
出力回路部２の第一のトランジスタＴr2はエミッタが抵
抗Ｒを介して電源Ｖ１に接続され、ベースはトランジス
タＴr1のベースに接続されるとともにコレクタはトラン
ジスタＴr2a のエミッタに接続され、トランジスタＴr2
a のコレクタは出力端子Ｔo に接続され、トランジスタ
Ｔr2b のエミッタはトランジスタＴr1のベースに接続さ
れるとともにコレクタは出力端子Ｔo に接続され、トラ
ンジスタＴr2a ，Ｔr2b のベースはトランジスタＴr1の
コレクタに接続されるように構成する。
アーリー効果によるカレントミラー回路のミラー係数の
劣化を防止して定電流を出力可能とする定電流源回路を
提供することを目的とする。 【構成】トランジスタＴr1とともににカレントミラー回
路を構成する出力回路部２を接続した定電流源回路で、
出力回路部２の第一のトランジスタＴr2はエミッタが抵
抗Ｒを介して電源Ｖ１に接続され、ベースはトランジス
タＴr1のベースに接続されるとともにコレクタはトラン
ジスタＴr2a のエミッタに接続され、トランジスタＴr2
a のコレクタは出力端子Ｔo に接続され、トランジスタ
Ｔr2b のエミッタはトランジスタＴr1のベースに接続さ
れるとともにコレクタは出力端子Ｔo に接続され、トラ
ンジスタＴr2a ，Ｔr2b のベースはトランジスタＴr1の
コレクタに接続されるように構成する。
Description
【０００１】
【産業上の利用分野】この発明は定電流を出力可能とす
る定電流源回路に関するものである。近年の半導体集積
回路ではその動作の高精度化が益々要請されているた
め、その半導体集積回路内で使用される定電流源回路の
出力電流の精度を向上させる必要がある。
る定電流源回路に関するものである。近年の半導体集積
回路ではその動作の高精度化が益々要請されているた
め、その半導体集積回路内で使用される定電流源回路の
出力電流の精度を向上させる必要がある。
【０００２】
【従来の技術】従来の定電流源回路の一例を図３に従っ
て説明すると、ＰＮＰトランジスタＴr1とｎ個のＰＮＰ
トランジスタＴr2〜Ｔr(n+1)はカレントミラー回路を構
成し、各トランジスタＴr1〜Ｔr(n+1)は互いにベースが
接続されている。
て説明すると、ＰＮＰトランジスタＴr1とｎ個のＰＮＰ
トランジスタＴr2〜Ｔr(n+1)はカレントミラー回路を構
成し、各トランジスタＴr1〜Ｔr(n+1)は互いにベースが
接続されている。
【０００３】前記トランジスタＴr1のエミッタは抵抗Ｒ
／ｎを介して高電位側電源Ｖccに接続され、前記トラン
ジスタＴr2〜Ｔr(n+1)のエミッタは前記抵抗Ｒ／ｎのｎ
倍の抵抗値を備えた抵抗Ｒを介して電源Ｖccにそれぞれ
接続されている。
／ｎを介して高電位側電源Ｖccに接続され、前記トラン
ジスタＴr2〜Ｔr(n+1)のエミッタは前記抵抗Ｒ／ｎのｎ
倍の抵抗値を備えた抵抗Ｒを介して電源Ｖccにそれぞれ
接続されている。
【０００４】前記トランジスタＴr1のコレクタは電流源
１を介して低電位側電源ＶEEに接続され、各トランジス
タＴr2〜Ｔr(n+1)のコレクタからそれぞれ出力電流Ｉo1
〜Ｉonが出力される。また、各トランジスタＴr1〜Ｔr
(n+1)のベースにはＰＮＰトランジスタＴroのエミッタ
が接続され、同トランジスタＴroベースはトランジスタ
Ｔr1のコレクタに接続され、コレクタは電源ＶEEに接続
されている。
１を介して低電位側電源ＶEEに接続され、各トランジス
タＴr2〜Ｔr(n+1)のコレクタからそれぞれ出力電流Ｉo1
〜Ｉonが出力される。また、各トランジスタＴr1〜Ｔr
(n+1)のベースにはＰＮＰトランジスタＴroのエミッタ
が接続され、同トランジスタＴroベースはトランジスタ
Ｔr1のコレクタに接続され、コレクタは電源ＶEEに接続
されている。
【０００５】このような構成により、電源Ｖccから各抵
抗Ｒを介して各トランジスタＴr2〜Ｔr(n+1)のエミッタ
に流れる電流をＩ1 とすれば、電源Ｖccから抵抗Ｒ／ｎ
を介してトランジスタＴr1のエミッタに流れる電流はＩ
1 のｎ倍のｎ・Ｉ1 となり、トランジスタＴr1のコレク
タに流れる定電流ＩinとトランジスタＴr2〜Ｔr(n+1)の
コレクタに流れる出力電流Ｉo1〜Ｉonの総和とが一致す
るように動作して、トランジスタＴr2〜Ｔr(n+1)から定
電流を出力するようになっている。
抗Ｒを介して各トランジスタＴr2〜Ｔr(n+1)のエミッタ
に流れる電流をＩ1 とすれば、電源Ｖccから抵抗Ｒ／ｎ
を介してトランジスタＴr1のエミッタに流れる電流はＩ
1 のｎ倍のｎ・Ｉ1 となり、トランジスタＴr1のコレク
タに流れる定電流ＩinとトランジスタＴr2〜Ｔr(n+1)の
コレクタに流れる出力電流Ｉo1〜Ｉonの総和とが一致す
るように動作して、トランジスタＴr2〜Ｔr(n+1)から定
電流を出力するようになっている。
【０００６】
【発明が解決しようとする課題】上記のような定電流源
回路ではトランジスタＴr1〜Ｔr(n+1)のベースからトラ
ンジスタＴroのエミッタに流れ込む電流ＩoAは次式で表
される。なお、ｈFEは各トランジスタＴr1〜Ｔr(n+1)の
共通の電流増幅率である。
回路ではトランジスタＴr1〜Ｔr(n+1)のベースからトラ
ンジスタＴroのエミッタに流れ込む電流ＩoAは次式で表
される。なお、ｈFEは各トランジスタＴr1〜Ｔr(n+1)の
共通の電流増幅率である。
【０００７】
【数１】
【０００８】また、前記トランジスタＴr1のコレクタ電
流Ｉinは次式で表される。
流Ｉinは次式で表される。
【０００９】
【数２】
【００１０】また、前記トランジスタＴr2〜Ｔr(n+1)の
コレクタから出力される電流Ｉo1〜Ｉonは同一値であ
り、例えばＩonは次式で表される。
コレクタから出力される電流Ｉo1〜Ｉonは同一値であ
り、例えばＩonは次式で表される。
【００１１】
【数３】
【００１２】従って、トランジスタＴr1の出力電流Ｉin
とトランジスタＴr2〜Ｔr(n+1)の出力電流Ｉo1〜Ｉonの
総和との比であるミラー係数は次式で表される。
とトランジスタＴr2〜Ｔr(n+1)の出力電流Ｉo1〜Ｉonの
総和との比であるミラー係数は次式で表される。
【００１３】
【数４】
【００１４】上式より、ミラー係数は各トランジスタＴ
r1〜Ｔr(n+1)の電流増幅率ｈFEに依存し、電流増幅率ｈ
FEの変化によりミラー係数は次表のように変化する。
r1〜Ｔr(n+1)の電流増幅率ｈFEに依存し、電流増幅率ｈ
FEの変化によりミラー係数は次表のように変化する。
【００１５】
【表１】
【００１６】この結果、図３に示す定電流源回路のミラ
ー係数は各トランジスタＴr1〜Ｔr(n+1)の電流増幅率ｈ
FEに大きく依存するため、プロセスのばらつき等による
電流増幅率ｈFEの変動により出力電流Ｉo1〜Ｉonが不安
定となる。
ー係数は各トランジスタＴr1〜Ｔr(n+1)の電流増幅率ｈ
FEに大きく依存するため、プロセスのばらつき等による
電流増幅率ｈFEの変動により出力電流Ｉo1〜Ｉonが不安
定となる。
【００１７】また、トランジスタＴr1のコレクタ・エミ
ッタ間電圧ＶCEは同トランジスタＴr1のベース・エミッ
タ間電圧ＶBE1 とトランジスタＴroのベース・エミッタ
間電圧ＶBEo とで一定に維持されるが、トランジスタＴ
r2〜Ｔr(n+1)のコレクタ・エミッタ間電圧ＶCEはトラン
ジスタＴr2〜Ｔr(n+1)の各コレクタに接続される負荷に
よって変動するため、アーリー効果の影響を受けやすく
なる。
ッタ間電圧ＶCEは同トランジスタＴr1のベース・エミッ
タ間電圧ＶBE1 とトランジスタＴroのベース・エミッタ
間電圧ＶBEo とで一定に維持されるが、トランジスタＴ
r2〜Ｔr(n+1)のコレクタ・エミッタ間電圧ＶCEはトラン
ジスタＴr2〜Ｔr(n+1)の各コレクタに接続される負荷に
よって変動するため、アーリー効果の影響を受けやすく
なる。
【００１８】すなわち、バイポーラトランジスタではそ
のベース電流が同一であってもコレクタ・エミッタ間電
圧ＶCEが大きくなるほどそのコレクタ電流も大きくなる
性質があるためである。
のベース電流が同一であってもコレクタ・エミッタ間電
圧ＶCEが大きくなるほどそのコレクタ電流も大きくなる
性質があるためである。
【００１９】そこで、上記回路におけるアーリー効果の
影響を低減するために図４に示す定電流源回路が提案さ
れている。この定電流源回路は前記トランジスタＴr2〜
Ｔr(n+1)の出力電流をＰＮＰトランジスタＴr2a 〜Ｔr
(n+1)a を介して出力電流Ｉo1〜Ｉonとして出力する構
成とした点を除いて前記従来例と同様に構成され、各ト
ランジスタＴr2a 〜Ｔr(n+1)a のベースには基準電圧Ｖ
A が入力されている。
影響を低減するために図４に示す定電流源回路が提案さ
れている。この定電流源回路は前記トランジスタＴr2〜
Ｔr(n+1)の出力電流をＰＮＰトランジスタＴr2a 〜Ｔr
(n+1)a を介して出力電流Ｉo1〜Ｉonとして出力する構
成とした点を除いて前記従来例と同様に構成され、各ト
ランジスタＴr2a 〜Ｔr(n+1)a のベースには基準電圧Ｖ
A が入力されている。
【００２０】なお、トランジスタＴr2a 〜Ｔr(n+1)a の
電流増幅率は他のトランジスタと同一とする。このよう
な構成により、トランジスタＴr1のコレクタ・エミッタ
間電圧ＶCEは前記従来例と同様に同トランジスタＴr1の
ベース・エミッタ間電圧ＶBE1 とトランジスタＴroのベ
ース・エミッタ間電圧ＶBEo とで一定に維持され、トラ
ンジスタＴr2〜Ｔr(n+1)のコレクタ・エミッタ間電圧Ｖ
CEも例えばトランジスタＴr(n+1)では同トランジスタＴ
r(n+1)のベース・エミッタ間電圧ＶBE(n+1) とトランジ
スタＴroのベース・エミッタ間電圧ＶBEo との和からト
ランジスタＴr(n+1)a のベース・エミッタ間電圧ＶBE(n
+1)aを差し引いた値となって一定となる。従って、アー
リー効果の影響を低減することができる。
電流増幅率は他のトランジスタと同一とする。このよう
な構成により、トランジスタＴr1のコレクタ・エミッタ
間電圧ＶCEは前記従来例と同様に同トランジスタＴr1の
ベース・エミッタ間電圧ＶBE1 とトランジスタＴroのベ
ース・エミッタ間電圧ＶBEo とで一定に維持され、トラ
ンジスタＴr2〜Ｔr(n+1)のコレクタ・エミッタ間電圧Ｖ
CEも例えばトランジスタＴr(n+1)では同トランジスタＴ
r(n+1)のベース・エミッタ間電圧ＶBE(n+1) とトランジ
スタＴroのベース・エミッタ間電圧ＶBEo との和からト
ランジスタＴr(n+1)a のベース・エミッタ間電圧ＶBE(n
+1)aを差し引いた値となって一定となる。従って、アー
リー効果の影響を低減することができる。
【００２１】一方、ミラー係数についてはこのような定
電流源回路ではトランジスタＴr1〜Ｔr(n+1)のベースか
らトランジスタＴroのエミッタに流れ込む電流ＩoBは前
記従来例と同様に次式で表される。
電流源回路ではトランジスタＴr1〜Ｔr(n+1)のベースか
らトランジスタＴroのエミッタに流れ込む電流ＩoBは前
記従来例と同様に次式で表される。
【００２２】
【数５】
【００２３】また、前記トランジスタＴr1のコレクタ電
流Ｉinは次式で表される。
流Ｉinは次式で表される。
【００２４】
【数６】
【００２５】また、前記トランジスタＴr2a 〜Ｔr(n+1)
a のコレクタから出力される電流Ｉo1〜Ｉonは同一値で
あり、例えばＩonは次式で表される。
a のコレクタから出力される電流Ｉo1〜Ｉonは同一値で
あり、例えばＩonは次式で表される。
【００２６】
【数７】
【００２７】従って、トランジスタＴr1の出力電流Ｉin
とトランジスタＴr2〜Ｔr(n+1)の出力電流Ｉo1〜Ｉonの
総和との比であるミラー係数は次式で表される。
とトランジスタＴr2〜Ｔr(n+1)の出力電流Ｉo1〜Ｉonの
総和との比であるミラー係数は次式で表される。
【００２８】
【数８】
【００２９】上式より、ミラー係数は各トランジスタＴ
r1〜Ｔr(n+1)の電流増幅率ｈFEに依存し、電流増幅率ｈ
FEの変化によりミラー係数は次表のように変化する。
r1〜Ｔr(n+1)の電流増幅率ｈFEに依存し、電流増幅率ｈ
FEの変化によりミラー係数は次表のように変化する。
【００３０】
【表２】
【００３１】この結果、アーリー降下の影響を低減する
ことはできるが、図４に示す定電流源回路のミラー係数
は前記図３に示す定電流源回路以上に各トランジスタＴ
r1〜Ｔr(n+1)及び同Ｔr2a 〜Ｔr(n+1)a の電流増幅率ｈ
FEに大きく依存するため、プロセスのばらつき等による
電流増幅率ｈFEの変動により出力電流Ｉo1〜Ｉonが不安
定となるという問題点がある。
ことはできるが、図４に示す定電流源回路のミラー係数
は前記図３に示す定電流源回路以上に各トランジスタＴ
r1〜Ｔr(n+1)及び同Ｔr2a 〜Ｔr(n+1)a の電流増幅率ｈ
FEに大きく依存するため、プロセスのばらつき等による
電流増幅率ｈFEの変動により出力電流Ｉo1〜Ｉonが不安
定となるという問題点がある。
【００３２】この発明の目的は、電流増幅率の変動によ
るカレントミラー回路のミラー係数の劣化を抑制して定
電流を出力し得る定電流源回路を提供することにある。
るカレントミラー回路のミラー係数の劣化を抑制して定
電流を出力し得る定電流源回路を提供することにある。
【００３３】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、抵抗を介してエミッタを高電位側
電源Ｖ１に接続するとともにコレクタは電流源１を介し
て低電位側電源Ｖ２に接続した基準電流生成用ＰＮＰト
ランジスタＴr1に該トランジスタＴr1とともにカレント
ミラー回路を構成する出力回路部２を接続して構成する
定電流源回路で、前記出力回路部２は第一〜第三のＰＮ
ＰトランジスタＴr2，Ｔr2a ，Ｔr2b から構成され、前
記第一のトランジスタＴr2はエミッタから抵抗Ｒを介し
て前記高電位側電源Ｖ１に接続され、ベースは前記トラ
ンジスタＴr1のベースに接続されるとともにコレクタは
第二のトランジスタＴr2a のエミッタに接続され、第二
のトランジスタＴr2a のコレクタは出力端子Ｔo に接続
され、第三のトランジスタＴr2b のエミッタは前記トラ
ンジスタＴr1のベースに接続されるとともにコレクタは
前記出力端子Ｔo に接続され、前記第二及び第三のトラ
ンジスタＴr2a ，Ｔr2b のベースは前記トランジスタＴ
r1のコレクタに接続されている。
図である。すなわち、抵抗を介してエミッタを高電位側
電源Ｖ１に接続するとともにコレクタは電流源１を介し
て低電位側電源Ｖ２に接続した基準電流生成用ＰＮＰト
ランジスタＴr1に該トランジスタＴr1とともにカレント
ミラー回路を構成する出力回路部２を接続して構成する
定電流源回路で、前記出力回路部２は第一〜第三のＰＮ
ＰトランジスタＴr2，Ｔr2a ，Ｔr2b から構成され、前
記第一のトランジスタＴr2はエミッタから抵抗Ｒを介し
て前記高電位側電源Ｖ１に接続され、ベースは前記トラ
ンジスタＴr1のベースに接続されるとともにコレクタは
第二のトランジスタＴr2a のエミッタに接続され、第二
のトランジスタＴr2a のコレクタは出力端子Ｔo に接続
され、第三のトランジスタＴr2b のエミッタは前記トラ
ンジスタＴr1のベースに接続されるとともにコレクタは
前記出力端子Ｔo に接続され、前記第二及び第三のトラ
ンジスタＴr2a ，Ｔr2b のベースは前記トランジスタＴ
r1のコレクタに接続されている。
【００３４】また、図２に示すように前記基準電流生成
用ＰＮＰトランジスタＴr1に前記出力回路部２が並列に
複数接続されている。
用ＰＮＰトランジスタＴr1に前記出力回路部２が並列に
複数接続されている。
【００３５】
【作用】出力回路部２を構成する第二のトランジスタＴ
r2a により出力端子Ｔo に接続される負荷が変動しても
第一のトランジスタＴr2のコレクタ・エミッタ間電圧が
一定に維持されてアーリー効果により第一のトランジス
タＴr2の出力電流の変動が抑制され、第三のトランジス
タＴr2b により各トランジスタの電流増幅率の変動によ
るミラー係数の変動が抑制される。
r2a により出力端子Ｔo に接続される負荷が変動しても
第一のトランジスタＴr2のコレクタ・エミッタ間電圧が
一定に維持されてアーリー効果により第一のトランジス
タＴr2の出力電流の変動が抑制され、第三のトランジス
タＴr2b により各トランジスタの電流増幅率の変動によ
るミラー係数の変動が抑制される。
【００３６】
【実施例】以下、この発明を具体化した第一の実施例を
図２に従って説明する。なお、前記従来例と同一構成部
分は同一符号を付して説明する。
図２に従って説明する。なお、前記従来例と同一構成部
分は同一符号を付して説明する。
【００３７】この実施例の定電流源回路のトランジスタ
Ｔr1〜Ｔr(n+1)、抵抗Ｒ／Ｎ及び同Ｒは前記図４に示す
従来例と同様に構成される。トランジスタＴr2〜Ｔr(n+
1)の出力電流はＰＮＰトランジスタＴr2a 〜Ｔr(n+1)a
を介して出力電流Ｉo1〜Ｉonとして出力され、各トラン
ジスタＴr2a 〜Ｔr(n+1)a のベースはトランジスタＴr1
のコレクタに接続されている。
Ｔr1〜Ｔr(n+1)、抵抗Ｒ／Ｎ及び同Ｒは前記図４に示す
従来例と同様に構成される。トランジスタＴr2〜Ｔr(n+
1)の出力電流はＰＮＰトランジスタＴr2a 〜Ｔr(n+1)a
を介して出力電流Ｉo1〜Ｉonとして出力され、各トラン
ジスタＴr2a 〜Ｔr(n+1)a のベースはトランジスタＴr1
のコレクタに接続されている。
【００３８】前記トランジスタＴr2のベースにはＰＮＰ
トランジスタＴr2b のエミッタが接続され、同トランジ
スタＴr2b のコレクタはトランジスタＴr2a のコレクタ
に接続され、ベースはトランジスタＴr1のコレクタに接
続されている。また、トランジスタＴr3，Ｔr3a 〜Ｔr
(n+1)，Ｔr(n+1)a にも同様なトランジスタＴr3b 〜Ｔr
n+1b が接続されている。
トランジスタＴr2b のエミッタが接続され、同トランジ
スタＴr2b のコレクタはトランジスタＴr2a のコレクタ
に接続され、ベースはトランジスタＴr1のコレクタに接
続されている。また、トランジスタＴr3，Ｔr3a 〜Ｔr
(n+1)，Ｔr(n+1)a にも同様なトランジスタＴr3b 〜Ｔr
n+1b が接続されている。
【００３９】なお、トランジスタＴr2b 〜Ｔr(n+1)b の
電流増幅率は他のトランジスタと同一とする。このよう
な定電流源回路ではトランジスタＴr1〜Ｔr(n+1)のベー
スからトランジスタＴr2b のエミッタに流れる込む電流
ＩoCは次式で表される。
電流増幅率は他のトランジスタと同一とする。このよう
な定電流源回路ではトランジスタＴr1〜Ｔr(n+1)のベー
スからトランジスタＴr2b のエミッタに流れる込む電流
ＩoCは次式で表される。
【００４０】
【数９】
【００４１】また、前記トランジスタＴr1のコレクタ電
流Ｉinは次式で表される。
流Ｉinは次式で表される。
【００４２】
【数１０】
【００４３】また、前記トランジスタＴr2a 〜Ｔr(n+1)
a のコレクタから出力される電流Ｉo1〜Ｉonは同一値で
あり、例えばＩonは次式で表される。
a のコレクタから出力される電流Ｉo1〜Ｉonは同一値で
あり、例えばＩonは次式で表される。
【００４４】
【数１１】
【００４５】従って、トランジスタＴr1の出力電流Ｉin
とトランジスタＴr2〜Ｔr(n+1)の出力電流Ｉo1〜Ｉonの
総和との比であるミラー係数は次式で表される。
とトランジスタＴr2〜Ｔr(n+1)の出力電流Ｉo1〜Ｉonの
総和との比であるミラー係数は次式で表される。
【００４６】
【数１２】
【００４７】上式より、この定電流源回路のミラー係数
は各トランジスタＴr1〜Ｔr(n+1)、Ｔr2a 〜Ｔr(n+1)a
、Ｔr2b 〜Ｔr(n+1)b の電流増幅率ｈFEに依存し、電
流増幅率ｈFEの変化によりミラー係数は次表のように変
化する。
は各トランジスタＴr1〜Ｔr(n+1)、Ｔr2a 〜Ｔr(n+1)a
、Ｔr2b 〜Ｔr(n+1)b の電流増幅率ｈFEに依存し、電
流増幅率ｈFEの変化によりミラー係数は次表のように変
化する。
【００４８】
【表３】
【００４９】この結果、この実施例の定電流源回路のミ
ラー係数は前記従来例より電流増幅率ｈFEに依存する度
合いが低減されるので、電流増幅率ｈFEの変動にともな
う出力電流Ｉo1〜Ｉonの変動を低減することができる。
ラー係数は前記従来例より電流増幅率ｈFEに依存する度
合いが低減されるので、電流増幅率ｈFEの変動にともな
う出力電流Ｉo1〜Ｉonの変動を低減することができる。
【００５０】また、トランジスタＴr1のコレクタ・エミ
ッタ間電圧ＶCEは同トランジスタＴr1のベース・エミッ
タ間電圧ＶBE1 とトランジスタＴr2b のベース・エミッ
タ間電圧ＶBE2bとの和となって一定となり、トランジス
タＴr2〜Ｔr(n+1)のコレクタ・エミッタ間電圧ＶCEは例
えばトランジスタＴr2では同トランジスタＴr2のベース
・エミッタ間電圧ＶBE2 とトランジスタＴr2a のベース
・エミッタ間電圧ＶBE2aとの和からトランジスタＴr2b
のベース・エミッタ間電圧ＶBE2bを差し引いた値となっ
て一定となる。
ッタ間電圧ＶCEは同トランジスタＴr1のベース・エミッ
タ間電圧ＶBE1 とトランジスタＴr2b のベース・エミッ
タ間電圧ＶBE2bとの和となって一定となり、トランジス
タＴr2〜Ｔr(n+1)のコレクタ・エミッタ間電圧ＶCEは例
えばトランジスタＴr2では同トランジスタＴr2のベース
・エミッタ間電圧ＶBE2 とトランジスタＴr2a のベース
・エミッタ間電圧ＶBE2aとの和からトランジスタＴr2b
のベース・エミッタ間電圧ＶBE2bを差し引いた値となっ
て一定となる。
【００５１】従って、アーリー効果の影響も低減するこ
とができる。
とができる。
【００５２】
【発明の効果】以上詳述したように、この発明の定電流
源回路はトランジスタの電流増幅率の変動によるカレン
トミラー回路のミラー係数の劣化を抑制し、かつアーリ
ー効果の影響を低減して定電流を出力することができる
優れた効果を発揮する。
源回路はトランジスタの電流増幅率の変動によるカレン
トミラー回路のミラー係数の劣化を抑制し、かつアーリ
ー効果の影響を低減して定電流を出力することができる
優れた効果を発揮する。
【図１】本発明の原理説明図である。
【図２】本発明の一実施例を示す回路図である。
【図３】従来例を示す回路図である。
【図４】別の従来例を示す回路図である。
１ 電流源 ２ 出力回路部 Ｔr1 ＰＮＰトランジスタ Ｔr2 ＰＮＰトランジスタ Ｔr2a ＰＮＰトランジスタ Ｔr2b ＰＮＰトランジスタ Ｒ 抵抗 Ｖ１ 高電位側電源 Ｖ２ 低電位側電源 Ｔo 出力端子
Claims (2)
- 【請求項１】 抵抗を介してエミッタを高電位側電源
（Ｖ１）に接続するとともにコレクタは電流源（１）を
介して低電位側電源（Ｖ２）に接続した基準電流生成用
ＰＮＰトランジスタ（Ｔr1）に該トランジスタ（Ｔr1）
とともにカレントミラー回路を構成する出力回路部
（２）を接続して構成する定電流源回路であって、 前記出力回路部（２）は第一〜第三のＰＮＰトランジス
タ（Ｔr2，Ｔr2a ，Ｔr2b ）から構成し、前記第一のト
ランジスタ（Ｔr2）はエミッタから抵抗（Ｒ）を介して
前記高電位側電源（Ｖ１）に接続し、ベースは前記トラ
ンジスタ（Ｔr1）のベースに接続するとともにコレクタ
は第二のトランジスタ（Ｔr2a ）のエミッタに接続し、
第二のトランジスタ（Ｔr2a ）のコレクタは出力端子
（Ｔo ）に接続し、第三のトランジスタ（Ｔr2b ）のエ
ミッタは前記トランジスタ（Ｔr1）のベースに接続する
とともにコレクタは前記出力端子（Ｔo ）に接続し、前
記第二及び第三のトランジスタ（Ｔr2a ，Ｔr2b ）のベ
ースは前記トランジスタ（Ｔr1）のコレクタに接続した
ことを特徴とする定電流源回路。 - 【請求項２】 前記基準電流生成用ＰＮＰトランジスタ
（Ｔr1）に前記出力回路部（２）を並列に複数接続した
ことを特徴とする請求項１記載の定電流源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4049947A JPH05251955A (ja) | 1992-03-06 | 1992-03-06 | 定電流源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4049947A JPH05251955A (ja) | 1992-03-06 | 1992-03-06 | 定電流源回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05251955A true JPH05251955A (ja) | 1993-09-28 |
Family
ID=12845222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4049947A Withdrawn JPH05251955A (ja) | 1992-03-06 | 1992-03-06 | 定電流源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05251955A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113168199A (zh) * | 2018-11-26 | 2021-07-23 | 株式会社村田制作所 | 电流输出电路 |
-
1992
- 1992-03-06 JP JP4049947A patent/JPH05251955A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113168199A (zh) * | 2018-11-26 | 2021-07-23 | 株式会社村田制作所 | 电流输出电路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |