JPH05252009A - Slice level generating circuit - Google Patents
Slice level generating circuitInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はスライスレベル発生回路
に関し、特に入力信号の高低各レベルをホールドし、抵
抗分圧によりスライスレベルを発生させるスライスレベ
ル発生回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a slice level generating circuit, and more particularly to a slice level generating circuit which holds high and low levels of an input signal and generates a slice level by resistance voltage division.
【０００２】[0002]
【従来の技術】図２に従来のスライスレベル発生回路を
示す。2. Description of the Related Art FIG. 2 shows a conventional slice level generating circuit.
【０００３】図２に示すようなこの種のスライスレベル
発生回路は、入力端子がそれぞれダイオードＤ１のカソ
ードとダイオードＤ２のアノードに接続され、ダイオー
ドＤ１のアノードとグランドの間にコンデンサＣ１が接
続され、更にこのダイオードＤ１のアノードと出力端子
との間に抵抗Ｒ１が接続され、ダイオードＤ２のカソー
ドとグランドの間にコンデンサＣ２が接続され、更にこ
のダイオードＤ２のカソードと出力端子との間に抵抗Ｒ
２が接続されている。In this type of slice level generating circuit as shown in FIG. 2, the input terminals are connected to the cathode of the diode D1 and the anode of the diode D2, respectively, and the capacitor C1 is connected between the anode of the diode D1 and the ground. Further, the resistor R1 is connected between the anode of the diode D1 and the output terminal, the capacitor C2 is connected between the cathode of the diode D2 and the ground, and the resistor R1 is connected between the cathode of the diode D2 and the output terminal.
2 is connected.
【０００４】入力端子より入力信号が印加されると、そ
の入力信号の高低各レベルをコンデンサによりホールド
し、抵抗分圧によりスライスレベルを発生させる。When an input signal is applied from the input terminal, the high and low levels of the input signal are held by a capacitor, and a slice level is generated by resistance voltage division.
【０００５】[0005]
【発明が解決しようとする課題】図２に従来のスライス
レベル発生回路を示す。FIG. 2 shows a conventional slice level generating circuit.
【０００６】従来、図２に示すようなこの種のスライス
レベル発生回路は、ダイオードＤ１，Ｄ２の順方向降下
電圧をＶF とすると、この順方向降下電圧ＶF の為に正
確に入力信号の高低各レベルをホールドせず、微小入力
信号時での出力動作保証が出来ないと言った問題点があ
った。Conventionally, in this type of slice level generating circuit as shown in FIG. 2, assuming that the forward drop voltage of the diodes D1 and D2 is V F , this forward drop voltage V F causes an accurate input signal. There was a problem that the output operation cannot be guaranteed at the time of minute input signals without holding the high and low levels.
【０００７】従来のスライスレベル発生回路は、図２に
示すように入力信号ＶINとその入力信号のホールド高レ
ベルＶH ，低レベルＶL を抵抗Ｒ１，Ｒ２により抵抗分
圧し、スレッショルドレベルＶTHを発生させる。In the conventional slice level generating circuit, as shown in FIG. 2, the input signal V IN and the hold high level V H and low level V L of the input signal are resistance-divided by resistors R1 and R2 to obtain a threshold level V TH. Generate.
【０００８】 ＶTH＝（ＶH ＋ＶL ）／２［Ｒ１＝Ｒ２の時］…… しかし、ここで図２の回路の実際の高低ホールドレベル
ＶH ，ＶL は、ダイオードＤ１，Ｄ２を介しているた
め、ダイオードの順方向降下電圧ＶＦ（≒０．７Ｖ）分
ずれた値となる。つまり、入力信号ＶINの高低各レベル
をＶINH ，ＶINLとすると、ホールドレベルＶH ，ＶL
は、 ＶH ＝ＶINH −ＶF …… ＶL ＝ＶINL ＋ＶF …… となる。V TH = (V H + V L ) / 2 [when R1 = R2] ... However, the actual high and low hold levels V H and V L of the circuit of FIG. 2 are passed through the diodes D1 and D2. Therefore, the value is deviated by the forward voltage drop VF (≈0.7 V) of the diode. That is, assuming that the high and low levels of the input signal V IN are V INH and V INL , hold levels V H and V L
Is a V H = V INH -V F ...... V L = V INL + V F .......
【０００９】図３に従来のスライスレベル発生回路の動
作タイムチャートを示す。図３に示すタイムチャートを
参照して、入力信号レベルによる出力動作を確認する。
ここで、ＶH ，ＶL の初期状態をＶINH とした場合、 （１）入力信号が大きい時：ＶINH −ＶINL ＞２ＶF の
ときは、ＶH は、ＶINH のＶF シフトした値をピークと
し、同じくＶL は、ＶINL のＶF シフトした値をピーク
とし、スライスレベルＶTHは、正常動作する。（ＶH ，
ＶL の初期状態をＶINL とした場合も同様である） （２）入力信号が小さい時：ＶF ＜ＶINH −ＶINL ＜
２ＶF のときは、ＶLは、ＶINL のＶF シフトした値を
ピークとするが、ＶH は、ＶL に漸近するため、ＶF 分
シフトせず、極限状態ではＶH とＶL は同じ値となるた
め、スライスレベルＶTHは正常な値とならない。また、
ＶH ，ＶL の初期状態をＶINL とした場合でも、Ｖ
H は、ＶINH のＶF シフトした値をピークとし、Ｖ
L は、ＶH に漸近するため、同様にスライスレベルＶTH
は正常な値とならない。FIG. 3 shows an operation time chart of the conventional slice level generating circuit. The output operation according to the input signal level is confirmed with reference to the time chart shown in FIG.
Here, assuming that the initial state of V H and V L is V INH , (1) When the input signal is large: when V INH −V INL > 2V F , V H is shifted by V F of V INH . The value has a peak value, VL also has a value obtained by shifting V INL by V F , and the slice level V TH operates normally. (V H ,
The same is true when the initial state of V L is V INL. (2) When the input signal is small: V F <V INH −V INL <
When the 2V F, V L is a peak value V F shift V INL, V H, in order to asymptotic to V L, not V F shifted, V H and V L in extreme conditions Have the same value, the slice level V TH does not have a normal value. Also,
Even if the initial state of V H and V L is V INL , V
H peaks at a value obtained by shifting V INH by V F , and
Since L is asymptotic to V H , the slice level V TH
Is not a normal value.
【００１０】ＶINH −ＶINL ＜ＶF のときは、ＶH ，
ＶL は初期状態に依らず、共にＶFシフトせず、不安定
状態となるため、スライスレベルＶTHは正常な値となら
ない。When V IN H −V IN L <V F , V H ,
The slice level V TH does not become a normal value because the V L does not depend on the initial state and is not shifted by V F and becomes an unstable state.
【００１１】従って、従来のスライスレベル発生回路で
は、入力信号が式を満足しないと正常動作しない。Therefore, the conventional slice level generating circuit does not operate normally unless the input signal satisfies the equation.
【００１２】ＶINH −ＶINL ＞２ＶF …… ここで、入力信号振幅値をＶPPとすると、ＶPP＝ＶINH
−ＶINL であるから、ＶPPは、 ＶPP＞２ＶF …… を満たさなければならない。V INH -V INL > 2V F ......, where the input signal amplitude value is V PP , V PP = V INH
Because it is -V INL, V PP must meet the V PP> 2V F .......
【００１３】つまり、微小入力信号時（ＶPP＝ＶINH −
ＶINL ＜２ＶF ）では、このスライスレベルＶTHは動作
保証出来ない。That is, when a minute input signal (V PP = V INH −
When V INL <2V F ), the operation cannot be guaranteed for this slice level V TH .
【００１４】[0014]
【課題を解決するための手段】本発明によれば、入力端
子が、オペアンプＯＰ１とオペアンプＯＰ２のそれぞれ
の非反転入力に接続され、オペアンプＯＰ１の出力はダ
イオードＤ１のカソードに接続され、このダイオードＤ
１のアノードはオペアンプＯＰ１の反転入力に接続さ
れ、このダイオードＤ１のアノードとグランドの間にコ
ンデンサＣ１が接続され、更にこのダイオードＤ１のア
ノードと出力端子との間に抵抗Ｒ１が接続され、オペア
ンプＯＰ２の出力はダイオードＤ２のアノードに接続さ
れ、ダイオードＤ２のカソードはオペアンプＯＰ２の反
転入力に接続され、このダイオードＤ２のカソードとグ
ランドの間にコンデンサＣ２が接続され、更にこのダイ
オードＤ２のカソードと出力端子の間に抵抗Ｒ２が接続
されたスライスレベル回路を得る。According to the present invention, the input terminals are connected to the respective non-inverting inputs of the operational amplifier OP1 and the operational amplifier OP2, and the output of the operational amplifier OP1 is connected to the cathode of the diode D1.
The anode of 1 is connected to the inverting input of the operational amplifier OP1, the capacitor C1 is connected between the anode of the diode D1 and the ground, and the resistor R1 is connected between the anode of the diode D1 and the output terminal. Is connected to the anode of the diode D2, the cathode of the diode D2 is connected to the inverting input of the operational amplifier OP2, the capacitor C2 is connected between the cathode of the diode D2 and the ground, and the cathode of the diode D2 and the output terminal. A slice level circuit having a resistor R2 connected between the two is obtained.
【００１５】[0015]
【実施例】次に本発明の一実施例について図面を参照し
て説明する。第１図は本発明のスライスレベル発生回路
の一実施例の回路図である。An embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a circuit diagram of an embodiment of a slice level generating circuit of the present invention.
【００１６】本発明のスライスレベル発生回路は、図１
に示すように、入力端子は、オペアンプＯＰ１とオペア
ンプＯＰ２のそれぞれの非反転入力に接続され、オペア
ンプＯＰ１の出力はダイオードＤ１のカソードに接続さ
れ、ダイオードＤ１のアノードはオペアンプＯＰ１の反
転入力に接続され、このダイオードＤ１のアノードとグ
ランドの間にコンデンサＣ１が接続され、更にこのダイ
オードＤ１のアノードと出力端子との間に抵抗Ｒ１が接
続され、オペアンプＯＰ２の出力はダイオードＤ２のア
ノードに接続され、ダイオードＤ２のカソードはオペア
ンプＯＰ２の反転入力に接続され、このダイオードＤ２
のカソードとグランドの間にコンデンサＣ２が接続さ
れ、更にこのダイオードＤ２のカソードと出力端子の間
に抵抗Ｒ２が接続される。The slice level generating circuit of the present invention is shown in FIG.
As shown in, the input terminal is connected to each non-inverting input of operational amplifier OP1 and operational amplifier OP2, the output of operational amplifier OP1 is connected to the cathode of diode D1, and the anode of diode D1 is connected to the inverting input of operational amplifier OP1. A capacitor C1 is connected between the anode of the diode D1 and the ground, a resistor R1 is connected between the anode of the diode D1 and the output terminal, and the output of the operational amplifier OP2 is connected to the anode of the diode D2. The cathode of D2 is connected to the inverting input of operational amplifier OP2 and this diode D2
A capacitor C2 is connected between the cathode and the ground, and a resistor R2 is connected between the cathode of the diode D2 and the output terminal.
【００１７】本発明のスライスレベル発生回路は、図１
に示すように、オペアンプＯＰ１の出力がダイオードＤ
１のカソードに接続され、ダイオードＤ１のアノードは
オペアンプＯＰ１の非反転入力に接続される。また、オ
ペアンプＯＰ２の出力がダイオードＤ２のアノードに接
続され、ダイオードＤ１のカソードはオペアンプＯＰ２
の非反転入力に接続されることによって、ダイオード順
方向電圧降下ＶF をキャンセルする。このため、コンデ
ンサＣ１の端子電圧に対し、入力電圧の電圧が低い場合
には、ダイオードＤ１が導通し、順方向降下電圧ＶF は
キャンセルされているため、コンデンサの端子電圧は入
力端子電圧と等しくなり、また、コンデンサＣ２の端子
電圧に対し、入力端子の電圧が高い場合には、ダイオー
ドＤ２が遮断し、コンデンサＣ１の端子電圧はＬレベル
をホールドする。The slice level generating circuit of the present invention is shown in FIG.
As shown in, the output of the operational amplifier OP1 is a diode D.
1 and the anode of the diode D1 is connected to the non-inverting input of the operational amplifier OP1. The output of the operational amplifier OP2 is connected to the anode of the diode D2, and the cathode of the diode D1 is the operational amplifier OP2.
Of the diode forward voltage drop V F by canceling the diode forward voltage drop. Therefore, when the voltage of the input voltage is lower than the terminal voltage of the capacitor C1, the diode D1 conducts and the forward drop voltage V F is canceled, so that the terminal voltage of the capacitor is equal to the input terminal voltage. Further, when the voltage of the input terminal is higher than the terminal voltage of the capacitor C2, the diode D2 cuts off and the terminal voltage of the capacitor C1 holds the L level.
【００１８】更に、コンデンサＣ２の端子電圧に対し、
入力端子の電圧が高い場合には、ダイオードＤ２が導通
し、順方向降下電圧ＶF はキャンセルされているため、
コンデンサの端子電圧は入力端子電圧と等しくなり、ま
た、コンデンサＣ２の端子電圧に対し、入力端子の電圧
が低い場合には、ダイオードＤ２が遮断し、コンデンサ
Ｃ２の端子電圧は高レベルをホールドする。つまり、コ
ンデンサＣ１，Ｃ２が、順方向降下電圧ＶF の影響を受
けず、入力電圧の高低各レベルを正しくホールド出来る
ため、微小入力信号時（ＶH −ＶL ＜２ＶF ）でも正し
いスライスレベルを発生することができる。Further, with respect to the terminal voltage of the capacitor C2,
When the voltage at the input terminal is high, the diode D2 conducts and the forward drop voltage V F is canceled,
The terminal voltage of the capacitor becomes equal to the input terminal voltage, and when the voltage of the input terminal is lower than the terminal voltage of the capacitor C2, the diode D2 cuts off and the terminal voltage of the capacitor C2 holds a high level. In other words, the capacitors C1 and C2 are not affected by the forward drop voltage V F and can correctly hold the high and low levels of the input voltage, so that the correct slice level is achieved even when a minute input signal (V H −V L <2V F ). Can occur.
【００１９】[0019]
【発明の効果】以上説明したように、本発明のスライス
レベル発生回路は、入力端子がオペアンプＯＰ１とオペ
アンプＯＰ２のそれぞれの非反転入力に接続され、オペ
アンプＯＰ１の出力はダイオードＤ１のカソードに接続
され、ダイオードＤ１のアノードはオペアンプＯＰ１の
反転入力に接続され、このダイオードＤ１のアノードと
グランドの間にコンデンサＣ１が接続され、更にこのダ
イオードＤ１のアノードと出力端子の間に抵抗Ｒ１が接
続され、オペアンプＯＰ２の出力はダイオードＤ２のア
ノードに接続され、ダイオードＤ２のカソードはオペア
ンプＯＰ２の反転入力に接続され、このダイオードＤ２
のカソードとグランドの間にコンデンサＣＤが接続さ
れ、更にこのダイオードＤ２のカソードと出力端子との
間に抵抗Ｒ２が接続されることによって、ホールドレベ
ルにおけるダイオードＤ１，Ｄ２の順方向降下電圧ＶF
分のずれを無くし、微小入力信号時での出力動作保証範
囲を大きくすることが出来る。As described above, in the slice level generating circuit of the present invention, the input terminals are connected to the respective non-inverting inputs of the operational amplifier OP1 and the operational amplifier OP2, and the output of the operational amplifier OP1 is connected to the cathode of the diode D1. The anode of the diode D1 is connected to the inverting input of the operational amplifier OP1, the capacitor C1 is connected between the anode of the diode D1 and the ground, and the resistor R1 is connected between the anode of the diode D1 and the output terminal. The output of OP2 is connected to the anode of the diode D2, and the cathode of the diode D2 is connected to the inverting input of the operational amplifier OP2.
Backed by a cathode and a capacitor CD between the ground connection, by further resistor R2 is connected between the cathode and the output terminal of the diode D2, the forward voltage drop V F of the diodes D1, D2 in the hold level
It is possible to eliminate the deviation of the minute and increase the output operation guarantee range at the time of a minute input signal.
【図１】本発明の一実施例によるスライスレベル発生回
路。FIG. 1 is a slice level generation circuit according to an embodiment of the present invention.
【図２】従来のスライスレベル発生回路。FIG. 2 is a conventional slice level generation circuit.
【図３】従来のスライスレベル発生回路の動作タイムチ
ャート。FIG. 3 is an operation time chart of a conventional slice level generation circuit.
１ コンデンサＣ１ ２ 抵抗Ｒ１ ３ 抵抗Ｒ２ ４ コンデンサＣ２ ５ ダイオードＤ１ ６ ダイオードＤ２ ７ オペアンプＯＰ１ ８ オペアンプＯＰ２ ９ 入力端子 １０ 出力端子 1 capacitor C1 2 resistor R1 3 resistor R2 4 capacitor C2 5 diode D1 6 diode D2 7 operational amplifier OP1 8 operational amplifier OP2 9 input terminal 10 output terminal
Claims (1)
オペアンプのそれぞれの非反転入力に接続され、前記第
１のオペアンプの出力は第１のダイオードのカソードに
接続され、前記第１のダイオードのアノードは前記第１
のオペアンプの反転入力に接続され、前記第１のダイオ
ードのアノードと電源の間に第１のコンデンサが接続さ
れ、更に前記第１のダイオードのアノードと出力端子の
間に第１の抵抗が接続され、前記第２のオペアンプの出
力は第２のダイオードのアノードに接続され、前記第２
のダイオードのカソードは前記第２のオペアンプの反転
入力に接続され、前記第２のダイオードのカソードと電
源の間に第２のコンデンサが接続され、更に前記第２の
ダイオードのカソードと出力端子の間に第２の抵抗が接
続されることを特徴とするスライスレベル発生回路。1. An input terminal is connected to respective non-inverting inputs of a first operational amplifier and a second operational amplifier, and an output of the first operational amplifier is connected to a cathode of a first diode, The anode of the diode is the first
Connected to the inverting input of the operational amplifier of the first diode, the first capacitor is connected between the anode of the first diode and the power supply, and the first resistor is connected between the anode of the first diode and the output terminal. , The output of the second operational amplifier is connected to the anode of the second diode,
The cathode of the diode is connected to the inverting input of the second operational amplifier, the second capacitor is connected between the cathode of the second diode and the power supply, and the cathode of the second diode is connected to the output terminal. A slice level generating circuit characterized in that a second resistor is connected to.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30366691A JPH05252009A (en) | 1991-11-20 | 1991-11-20 | Slice level generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30366691A JPH05252009A (en) | 1991-11-20 | 1991-11-20 | Slice level generating circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05252009A true JPH05252009A (en) | 1993-09-28 |
Family
ID=17923767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30366691A Withdrawn JPH05252009A (en) | 1991-11-20 | 1991-11-20 | Slice level generating circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05252009A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7633320B2 (en) | 2007-06-29 | 2009-12-15 | Kabushiki Kaisha Toshiba | Comparator circuit |
-
1991
- 1991-11-20 JP JP30366691A patent/JPH05252009A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7633320B2 (en) | 2007-06-29 | 2009-12-15 | Kabushiki Kaisha Toshiba | Comparator circuit |
| US8044686B2 (en) | 2007-06-29 | 2011-10-25 | Kabushiki Kaisha Toshiba | Comparator circuit for generating binarized data |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990204 |