JPH05252032A - Ｄａ変換装置 - Google Patents
Ｄａ変換装置Info
- Publication number
- JPH05252032A JPH05252032A JP4946792A JP4946792A JPH05252032A JP H05252032 A JPH05252032 A JP H05252032A JP 4946792 A JP4946792 A JP 4946792A JP 4946792 A JP4946792 A JP 4946792A JP H05252032 A JPH05252032 A JP H05252032A
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Abstract
(57)【要約】
【目的】 ディジタル信号をアナログ信号に変換するＤ
Ａ変換装置に関し、変換出力に含まれるオフセットを打
ち消す。 【構成】 クロック回路５からのクロック信号に従っ
て、入力ディジタル信号Ｄｉｎをアナログ信号に変換す
るリターンゼロ型のＤＡ変換部（ＤＡＣ）１と、このＤ
Ａ変換部１の出力アナログ信号の有効点とリターンゼロ
となるゼロ点とをサンプリングし、ゼロ点のサンプリン
グ値をオフセット値とし、有効点のサンプリング値から
減算してオフセットを打ち消すチョッパ型のサンプルホ
ールド回路２と、このチョッパ型のサンプルホールド回
路２のホールド出力信号を加えるフィルタ３及びポスト
フィルタ４とを備えている。
Ａ変換装置に関し、変換出力に含まれるオフセットを打
ち消す。 【構成】 クロック回路５からのクロック信号に従っ
て、入力ディジタル信号Ｄｉｎをアナログ信号に変換す
るリターンゼロ型のＤＡ変換部（ＤＡＣ）１と、このＤ
Ａ変換部１の出力アナログ信号の有効点とリターンゼロ
となるゼロ点とをサンプリングし、ゼロ点のサンプリン
グ値をオフセット値とし、有効点のサンプリング値から
減算してオフセットを打ち消すチョッパ型のサンプルホ
ールド回路２と、このチョッパ型のサンプルホールド回
路２のホールド出力信号を加えるフィルタ３及びポスト
フィルタ４とを備えている。
Description
【０００１】
【産業上の利用分野】本発明は、入力ディジタル信号を
アナログ信号に変換するＤＡ変換装置に関する。アナロ
グ音声信号をＰＣＭ信号に変換して伝送し、受信側では
ＰＣＭ信号をアナログ音声信号に変換するディジタル伝
送システムが知られており、受信側ではＰＣＭ信号をア
ナログ音声信号に変換する為のＤＡ変換装置が設けられ
ている。このようなＤＡ変換装置は、出力信号にオフセ
ットを含むから、それを打ち消すことが要望されてい
る。
アナログ信号に変換するＤＡ変換装置に関する。アナロ
グ音声信号をＰＣＭ信号に変換して伝送し、受信側では
ＰＣＭ信号をアナログ音声信号に変換するディジタル伝
送システムが知られており、受信側ではＰＣＭ信号をア
ナログ音声信号に変換する為のＤＡ変換装置が設けられ
ている。このようなＤＡ変換装置は、出力信号にオフセ
ットを含むから、それを打ち消すことが要望されてい
る。
【０００２】
【従来の技術】従来例のＤＡ変換装置は、例えば、図４
に示す構成を有するものであり、２１はＤＡ変換部（Ｄ
ＡＣ）、２２はローパスフィルタ（ＬＰＦ）、２３はポ
ストフィルタ（ＰＦ）、２４はクロック回路である。
に示す構成を有するものであり、２１はＤＡ変換部（Ｄ
ＡＣ）、２２はローパスフィルタ（ＬＰＦ）、２３はポ
ストフィルタ（ＰＦ）、２４はクロック回路である。
【０００３】ＤＡ変換部２１は、クロック回路２４から
のクロック信号に従って入力ディジタル信号Ｄｉｎをア
ナログ信号に変換し、その変換出力のアナログ信号をロ
ーパスフィルタ２２に入力する。このローパスフィルタ
２２は、スイッチトキャパシタフィルタを用いる場合が
多いものである。その場合、図示のように、クロック回
路２４からクロック信号が加えられる。このローパスフ
ィルタ２２の出力信号はポストフィルタ２３に入力され
て、出力アナログ信号Ａｏｕｔとなる。
のクロック信号に従って入力ディジタル信号Ｄｉｎをア
ナログ信号に変換し、その変換出力のアナログ信号をロ
ーパスフィルタ２２に入力する。このローパスフィルタ
２２は、スイッチトキャパシタフィルタを用いる場合が
多いものである。その場合、図示のように、クロック回
路２４からクロック信号が加えられる。このローパスフ
ィルタ２２の出力信号はポストフィルタ２３に入力され
て、出力アナログ信号Ａｏｕｔとなる。
【０００４】入力ディジタル信号Ｄｉｎが正弦波の場
合、ＤＡ変換部２１の出力信号は、下方に示すように階
段状波形となり、ローパスフィルタ２２とポストフィル
タ２３とを介して下方に示す正弦波の出力アナログ信号
Ａｏｕｔとなる。
合、ＤＡ変換部２１の出力信号は、下方に示すように階
段状波形となり、ローパスフィルタ２２とポストフィル
タ２３とを介して下方に示す正弦波の出力アナログ信号
Ａｏｕｔとなる。
【０００５】又ＤＡ変換部２１は、スイッチトキャパシ
タ構成のリターンゼロ型のＤＡ変換器（循環比較型）と
し、変換ステップ毎に一旦ゼロに戻り、所定の変換ステ
ップ後に有効変換アナログ信号を出力する。
タ構成のリターンゼロ型のＤＡ変換器（循環比較型）と
し、変換ステップ毎に一旦ゼロに戻り、所定の変換ステ
ップ後に有効変換アナログ信号を出力する。
【０００６】
【発明が解決しようとする問題点】ＤＡ変換部２１の演
算増幅器や各素子のばらつき，温度変化等によって、図
３の下方に示すように、その変換出力信号にはオフセッ
ト値ＯＦＳを含むものであるから、ローパスフィルタ２
２とポストフィルタ２３とを介して出力されるアナログ
信号Ａｏｕｔにもそのオフセット値が含まれることにな
る。従って、音声信号に適用した時には、音声品質が劣
化する欠点がある。又リターンゼロ型のＤＡ変換部に於
いても、同様にオフセット値ＯＦＳを含むものとなり、
音声品質の劣化が問題となる。本発明は、ＤＡ変換部の
変換出力に含まれるオフセットを打ち消すことを目的と
する。
算増幅器や各素子のばらつき，温度変化等によって、図
３の下方に示すように、その変換出力信号にはオフセッ
ト値ＯＦＳを含むものであるから、ローパスフィルタ２
２とポストフィルタ２３とを介して出力されるアナログ
信号Ａｏｕｔにもそのオフセット値が含まれることにな
る。従って、音声信号に適用した時には、音声品質が劣
化する欠点がある。又リターンゼロ型のＤＡ変換部に於
いても、同様にオフセット値ＯＦＳを含むものとなり、
音声品質の劣化が問題となる。本発明は、ＤＡ変換部の
変換出力に含まれるオフセットを打ち消すことを目的と
する。
【０００７】
【課題を解決するための手段】本発明のＤＡ変換装置
は、図１を参照して説明すると、入力ディジタル信号を
アナログ信号に変換するリターンゼロ型のＤＡ変換部
（ＤＡＣ）１と、このＤＡ変換部１の出力アナログ信号
の有効点とリターンゼロとなるゼロ点とを順次サンプリ
ングし、このゼロ点に於けるサンプリング値をオフセッ
ト値としてＤＡ変換部１の出力アナログ信号のオフセッ
トを打ち消すチョッパ型のサンプルホールド回路（Ｓ
Ｈ）２と、このチョッパ型のサンプルホールド回路２の
ホールド出力信号を加えるフィルタ（ＬＰＦ）３とを備
えたものである。
は、図１を参照して説明すると、入力ディジタル信号を
アナログ信号に変換するリターンゼロ型のＤＡ変換部
（ＤＡＣ）１と、このＤＡ変換部１の出力アナログ信号
の有効点とリターンゼロとなるゼロ点とを順次サンプリ
ングし、このゼロ点に於けるサンプリング値をオフセッ
ト値としてＤＡ変換部１の出力アナログ信号のオフセッ
トを打ち消すチョッパ型のサンプルホールド回路（Ｓ
Ｈ）２と、このチョッパ型のサンプルホールド回路２の
ホールド出力信号を加えるフィルタ（ＬＰＦ）３とを備
えたものである。
【０００８】
【作用】入力ディジタル信号Ｄｉｎが正弦波を示す場
合、ＤＡ変換部１の出力信号は、下方に示すように、一
旦ゼロに戻るリターンゼロ型の構成であり、オフセット
を含むものである。チョッパ型のサンプルホールド回路
２は、ＤＡ変換部１の出力アナログ信号の有効点とゼロ
点とをサンプリングし、ゼロ点のサンプリング値をオフ
セット値とし、有効点のサンプリング値から減算するこ
とにより、オフセットを打ち消す。従って、サンプルホ
ールド回路２の出力信号はオフセットが打ち消されたア
ナログ信号波形となり、次のフィルタ３によって高調波
成分が除去される。
合、ＤＡ変換部１の出力信号は、下方に示すように、一
旦ゼロに戻るリターンゼロ型の構成であり、オフセット
を含むものである。チョッパ型のサンプルホールド回路
２は、ＤＡ変換部１の出力アナログ信号の有効点とゼロ
点とをサンプリングし、ゼロ点のサンプリング値をオフ
セット値とし、有効点のサンプリング値から減算するこ
とにより、オフセットを打ち消す。従って、サンプルホ
ールド回路２の出力信号はオフセットが打ち消されたア
ナログ信号波形となり、次のフィルタ３によって高調波
成分が除去される。
【０００９】
【実施例】図１は本発明の実施例のブロック図であり、
ＤＡ変換部（ＤＡＣ）１は、例えば、スイッチトキャパ
シタ構成のリターンゼロ型のＤＡ変換部であり、クロッ
ク回路５からのクロック信号に同期して動作し、下方に
示すように一旦ゼロに戻るアナログ信号を出力する。サ
ンプルホールド回路（ＳＨ）２は、チョッパ型の構成を
有し、クロック回路５からのクロック信号に同期して、
ＤＡ変換部１の出力のアナログ信号の有効点とゼロ点と
をサンプリングする。
ＤＡ変換部（ＤＡＣ）１は、例えば、スイッチトキャパ
シタ構成のリターンゼロ型のＤＡ変換部であり、クロッ
ク回路５からのクロック信号に同期して動作し、下方に
示すように一旦ゼロに戻るアナログ信号を出力する。サ
ンプルホールド回路（ＳＨ）２は、チョッパ型の構成を
有し、クロック回路５からのクロック信号に同期して、
ＤＡ変換部１の出力のアナログ信号の有効点とゼロ点と
をサンプリングする。
【００１０】又フィルタ（ＬＰＦ）３は、例えば、スイ
ッチトキャパシタフィルタの構成を有し、クロック回路
５からのクロック信号に従って動作し、サンプルホール
ド回路２の出力信号に含まれる高調波成分を除去し、同
時に、ｓｉｎｘ／ｘの補正を行う。又ポストフィルタ
（ＰＦ）４は、残存している高調波成分を除去して、出
力アナログ信号Ａｏｕｔとする。
ッチトキャパシタフィルタの構成を有し、クロック回路
５からのクロック信号に従って動作し、サンプルホール
ド回路２の出力信号に含まれる高調波成分を除去し、同
時に、ｓｉｎｘ／ｘの補正を行う。又ポストフィルタ
（ＰＦ）４は、残存している高調波成分を除去して、出
力アナログ信号Ａｏｕｔとする。
【００１１】チョッパ型のサンプルホールド回路２は、
例えば、図２に示す構成を有するもので、ＳＷ１，ＳＷ
２はスイッチ、Ｃはコンデンサ、ＯＰＡは演算増幅器、
ＩＮは入力端子、ＯＵＴは出力端子である。入力端子Ｉ
Ｎが図１に示すＤＡ変換部１に接続され、出力端子ＯＵ
Ｔがフィルタ３に接続される。
例えば、図２に示す構成を有するもので、ＳＷ１，ＳＷ
２はスイッチ、Ｃはコンデンサ、ＯＰＡは演算増幅器、
ＩＮは入力端子、ＯＵＴは出力端子である。入力端子Ｉ
Ｎが図１に示すＤＡ変換部１に接続され、出力端子ＯＵ
Ｔがフィルタ３に接続される。
【００１２】又演算増幅器ＯＰＡの＋端子は（１／２）
ＶDD（シグナルグランドレベル）が加えられる。又−端
子にコンデンサＣとスイッチＳＷ１とが接続され、その
コンデンサＣは、スイッチＳＷ２により入力端子ＩＮと
出力端子ＯＵＴとに切替接続される。又スイッチＳＷ
１，ＳＷ２はトランジスタ等により構成され、クロック
回路５からのクロック信号に同期して動作するものであ
る。
ＶDD（シグナルグランドレベル）が加えられる。又−端
子にコンデンサＣとスイッチＳＷ１とが接続され、その
コンデンサＣは、スイッチＳＷ２により入力端子ＩＮと
出力端子ＯＵＴとに切替接続される。又スイッチＳＷ
１，ＳＷ２はトランジスタ等により構成され、クロック
回路５からのクロック信号に同期して動作するものであ
る。
【００１３】スイッチＳＷ１をオンとして演算増幅器Ｏ
ＰＡの出力端子と−端子との間を接続し、スイッチＳＷ
２を入力端子ＩＮ側に切替えると、入力端子ＩＮに加え
られた電圧がコンデンサＣに印加されて充電され、サン
プリング動作が行われる。次にスイッチＳＷ１をオフと
すると共にスイッチＳＷ２を出力端子ＯＵＴ側に切替え
ると、コンデンサＣの充電電圧に対応した出力信号が得
られる。即ち、ホールド動作となる。
ＰＡの出力端子と−端子との間を接続し、スイッチＳＷ
２を入力端子ＩＮ側に切替えると、入力端子ＩＮに加え
られた電圧がコンデンサＣに印加されて充電され、サン
プリング動作が行われる。次にスイッチＳＷ１をオフと
すると共にスイッチＳＷ２を出力端子ＯＵＴ側に切替え
ると、コンデンサＣの充電電圧に対応した出力信号が得
られる。即ち、ホールド動作となる。
【００１４】図３は本発明の実施例の動作説明図であ
り、（ａ）はＤＡ変換部１の出力信号の一例、（ｂ）は
ホールド出力信号の一例を示し、零レベルをシグナルグ
ランドレベルの（１／２）ＶDDとした場合を示す。ＤＡ
変換部１からは、所定の周期毎に零レベルに戻り、且つ
一定の周期Ｔ１毎に有効変換アナログ信号が出力され
る。オフセット値ＯＦＳが零の場合は、リターンゼロ型
であるから、所定の周期毎に零レベル〔（１／２）
ＶDD〕に戻るものであるが、オフセット値ＯＦＳが存在
する場合は、（ａ）に示すように零レベルに戻らないこ
とになる。
り、（ａ）はＤＡ変換部１の出力信号の一例、（ｂ）は
ホールド出力信号の一例を示し、零レベルをシグナルグ
ランドレベルの（１／２）ＶDDとした場合を示す。ＤＡ
変換部１からは、所定の周期毎に零レベルに戻り、且つ
一定の周期Ｔ１毎に有効変換アナログ信号が出力され
る。オフセット値ＯＦＳが零の場合は、リターンゼロ型
であるから、所定の周期毎に零レベル〔（１／２）
ＶDD〕に戻るものであるが、オフセット値ＯＦＳが存在
する場合は、（ａ）に示すように零レベルに戻らないこ
とになる。
【００１５】そこで、チョッパ型のサンプルホールド回
路２に於いては、有効変換アナログ信号が出力されてそ
のレベルが確定する時間位置を有効点とし、それをサン
プリング点ＳＰ２とし、その前のリターンゼロによるゼ
ロ点をサンプリング点ＳＰ１とする。即ち、サンプリン
グ点ＳＰ１に於いて、スイッチＳＷ１をオン、スイッチ
ＳＷ２を入力端子ＩＮ側に切替えて、ゼロ点をサンプリ
ングする。次にスイッチＳＷ１をオフ、スイッチＳＷ２
を出力端子ＯＵＴ側に切替える。
路２に於いては、有効変換アナログ信号が出力されてそ
のレベルが確定する時間位置を有効点とし、それをサン
プリング点ＳＰ２とし、その前のリターンゼロによるゼ
ロ点をサンプリング点ＳＰ１とする。即ち、サンプリン
グ点ＳＰ１に於いて、スイッチＳＷ１をオン、スイッチ
ＳＷ２を入力端子ＩＮ側に切替えて、ゼロ点をサンプリ
ングする。次にスイッチＳＷ１をオフ、スイッチＳＷ２
を出力端子ＯＵＴ側に切替える。
【００１６】次の有効変換アナログ信号のサンプリング
点ＳＰ２に於いて再びスイッチＳＷ２を入力端子ＩＮ側
に切替えると、コンデンサＣに保持されたオフセット値
ＯＦＳによる電圧Ｖａと、有効点のサンプリング値によ
る電圧Ｖｂとの差の（Ｖｂ−Ｖａ）によってコンデンサ
Ｃに充電されることになる。そして、スイッチＳＷ２を
出力端子ＯＵＴ側に切替えることにより、コンデンサＣ
の充電電圧が保持されて出力端子ＯＵＴから（ｂ）に示
すようにホールド値として出力される。
点ＳＰ２に於いて再びスイッチＳＷ２を入力端子ＩＮ側
に切替えると、コンデンサＣに保持されたオフセット値
ＯＦＳによる電圧Ｖａと、有効点のサンプリング値によ
る電圧Ｖｂとの差の（Ｖｂ−Ｖａ）によってコンデンサ
Ｃに充電されることになる。そして、スイッチＳＷ２を
出力端子ＯＵＴ側に切替えることにより、コンデンサＣ
の充電電圧が保持されて出力端子ＯＵＴから（ｂ）に示
すようにホールド値として出力される。
【００１７】クロック回路５は、前述のスイッチＳＷ
１，ＳＷ２の制御を行うクロック信号を出力するもの
で、カウンタ等を用いた公知の構成で実現することがで
きる。なお、（ｂ）に於ける点線は、サンプリング点Ｓ
Ｐ１によりサンプリングされたオフセット値ＯＦＳを示
す。
１，ＳＷ２の制御を行うクロック信号を出力するもの
で、カウンタ等を用いた公知の構成で実現することがで
きる。なお、（ｂ）に於ける点線は、サンプリング点Ｓ
Ｐ１によりサンプリングされたオフセット値ＯＦＳを示
す。
【００１８】前述のように、ＤＡ変換部１の出力にオフ
セットが含まれる場合に於いて、リターンゼロのゼロ点
をチョッパ型のサンプルホールド回路２によりサンプリ
ングし、オフセット値を保持して、次の有効点のサンプ
リング値から減算する構成となるから、オフセットを打
ち消すことができ、音声信号の場合の音声品質の劣化を
防止することができる。
セットが含まれる場合に於いて、リターンゼロのゼロ点
をチョッパ型のサンプルホールド回路２によりサンプリ
ングし、オフセット値を保持して、次の有効点のサンプ
リング値から減算する構成となるから、オフセットを打
ち消すことができ、音声信号の場合の音声品質の劣化を
防止することができる。
【００１９】本発明は、前述の実施例のみに限定される
ものではなく、種々付加変更することができるものであ
り、音声信号のみでなく、各種のディジタル信号をアナ
ログ信号に変換する場合に適用できる。
ものではなく、種々付加変更することができるものであ
り、音声信号のみでなく、各種のディジタル信号をアナ
ログ信号に変換する場合に適用できる。
【００２０】
【発明の効果】以上説明したように、本発明は、リター
ンゼロ型のＤＡ変換部１と、チョッパ型のサンプルホー
ルド回路２と、フィルタ３とを備え、ＤＡ変換部１の出
力アナログ信号の有効点とリターンゼロとなるゼロ点と
を、サンプルホールド回路２によりサンプリングして、
ゼロ点に於けるサンプリング値をオフセット値として、
有効点のサンプリング値に含まれるオフセット値を打ち
消すことができる。従って、音声品質の劣化を防止する
ことができる利点がある。
ンゼロ型のＤＡ変換部１と、チョッパ型のサンプルホー
ルド回路２と、フィルタ３とを備え、ＤＡ変換部１の出
力アナログ信号の有効点とリターンゼロとなるゼロ点と
を、サンプルホールド回路２によりサンプリングして、
ゼロ点に於けるサンプリング値をオフセット値として、
有効点のサンプリング値に含まれるオフセット値を打ち
消すことができる。従って、音声品質の劣化を防止する
ことができる利点がある。
【図１】本発明の実施例のブロック図である。
【図２】チョッパ型サンプルホールド回路の説明図であ
る。
る。
【図３】本発明の実施例の動作説明図である。
【図４】従来例の説明図である。
１ ＤＡ変換部（ＤＡＣ） ２ チョッパ型のサンプルホールド回路（ＳＨ） ３ フィルタ（ＬＰＦ） ４ ポストフィルタ（ＰＦ） ５ クロック回路
Claims (1)
- 【請求項１】 入力ディジタル信号をアナログ信号に変
換するリターンゼロ型のＤＡ変換部（１）と、 該ＤＡ変換部（１）の出力アナログ信号の有効点とリタ
ーンゼロとなるゼロ点とを順次サンプリングし、該ゼロ
点に於けるサンプリング値をオフセット値として前記Ｄ
Ａ変換部（１）の出力アナログ信号のオフセットを打ち
消すチョッパ型のサンプルホールド回路（２）と、 該チョッパ型のサンプルホールド回路（２）のホールド
出力信号を加えるフィルタ（３）とを備えたことを特徴
とするＤＡ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4946792A JPH05252032A (ja) | 1992-03-06 | 1992-03-06 | Ｄａ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4946792A JPH05252032A (ja) | 1992-03-06 | 1992-03-06 | Ｄａ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05252032A true JPH05252032A (ja) | 1993-09-28 |
Family
ID=12831948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4946792A Withdrawn JPH05252032A (ja) | 1992-03-06 | 1992-03-06 | Ｄａ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05252032A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7573411B2 (en) * | 2007-02-09 | 2009-08-11 | Samsung Electronics Co., Ltd. | Digital-to-analog converter, display panel driver having the same, and digital-to-analog converting method |
| US7982520B2 (en) | 2009-12-18 | 2011-07-19 | Advantest Corporation | Signal generating apparatus and test apparatus |
-
1992
- 1992-03-06 JP JP4946792A patent/JPH05252032A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7573411B2 (en) * | 2007-02-09 | 2009-08-11 | Samsung Electronics Co., Ltd. | Digital-to-analog converter, display panel driver having the same, and digital-to-analog converting method |
| US7982520B2 (en) | 2009-12-18 | 2011-07-19 | Advantest Corporation | Signal generating apparatus and test apparatus |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |