JPH05253206A - Ｍｒｉ装置 - Google Patents
Ｍｒｉ装置Info
- Publication number
- JPH05253206A JPH05253206A JP4053394A JP5339492A JPH05253206A JP H05253206 A JPH05253206 A JP H05253206A JP 4053394 A JP4053394 A JP 4053394A JP 5339492 A JP5339492 A JP 5339492A JP H05253206 A JPH05253206 A JP H05253206A
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- coil
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Links
- 238000001208 nuclear magnetic resonance pulse sequence Methods 0.000 claims abstract description 12
- 238000010586 diagram Methods 0.000 description 21
- 230000007423 decrease Effects 0.000 description 7
- 101150073536 FET3 gene Proteins 0.000 description 2
- 230000012447 hatching Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
Landscapes
- Magnetic Resonance Imaging Apparatus (AREA)
Abstract
(57)【要約】
【目的】 負荷またはパルスシーケンスが変化しても常
に電力のロスを低く抑えることが出来るＭＲＩ装置を提
供する。 【構成】 勾配電流Ｉを変化させるときに勾配コイルＧ
Ｃに高圧電源２から比較的大きい電圧ＶH を印加し、勾
配電流Ｉを一定に保持するときに勾配コイルＧＣに可変
低圧電源３から前記電圧ＶH と同極性で比較的小さい電
圧ＶL を印加する。そして、ホストコンピュータから指
示により勾配コイルＧＣの抵抗値またはパルスシーケン
スに応じて前記可変低圧電源３からの出力電圧ＶL を変
更する。 【効果】 電力のロスが少なくなる。
に電力のロスを低く抑えることが出来るＭＲＩ装置を提
供する。 【構成】 勾配電流Ｉを変化させるときに勾配コイルＧ
Ｃに高圧電源２から比較的大きい電圧ＶH を印加し、勾
配電流Ｉを一定に保持するときに勾配コイルＧＣに可変
低圧電源３から前記電圧ＶH と同極性で比較的小さい電
圧ＶL を印加する。そして、ホストコンピュータから指
示により勾配コイルＧＣの抵抗値またはパルスシーケン
スに応じて前記可変低圧電源３からの出力電圧ＶL を変
更する。 【効果】 電力のロスが少なくなる。
Description
【０００１】
【産業上の利用分野】この発明は、ＭＲＩ用勾配電源装
置に関し、さらに詳しくは、電力のロスを低減すること
が出来るＭＲＩ用勾配電源装置に関する。
置に関し、さらに詳しくは、電力のロスを低減すること
が出来るＭＲＩ用勾配電源装置に関する。
【０００２】
【従来の技術】図１０は、従来のＭＲＩ装置５１の要部
ブロック図である。このＭＲＩ装置５１の勾配コイルＧ
Ｃは、内コイルＣｇと外コイルＣｓとからなるセルフシ
ールド型勾配コイルである。切換スイッチＳｗを図の実
線側にすると内コイルＣｇのみに勾配電流Ｉが供給さ
れ、切換スイッチＳｗを図の点線側にすると内コイルＣ
ｇおよび外コイルＣｓの両方に勾配電流Ｉが供給され
る。切換スイッチＳｗの制御は、キーボード８からの指
示に基づき、ホストコンピュータ９が行う。
ブロック図である。このＭＲＩ装置５１の勾配コイルＧ
Ｃは、内コイルＣｇと外コイルＣｓとからなるセルフシ
ールド型勾配コイルである。切換スイッチＳｗを図の実
線側にすると内コイルＣｇのみに勾配電流Ｉが供給さ
れ、切換スイッチＳｗを図の点線側にすると内コイルＣ
ｇおよび外コイルＣｓの両方に勾配電流Ｉが供給され
る。切換スイッチＳｗの制御は、キーボード８からの指
示に基づき、ホストコンピュータ９が行う。
【０００３】勾配電源制御装置５７は、制御信号Ｐｄに
より正側Ｔｒバンク４のトランジスタをドライブする。
正側Ｔｒバンク４のトランジスタがアクティブのとき、
高圧電源２または低圧電源５３から勾配コイルＧＣへ勾
配電流Ｉが供給される（これを勾配電流Ｉの正方向とす
る）。また、勾配電源制御装置５７は、制御信号Ｎｄに
より負側Ｔｒバンク５のトランジスタをドライブする。
負側Ｔｒバンク５のトランジスタがアクティブのとき、
勾配コイルＧＣから高圧電源２または低圧電源５３へ勾
配電流Ｉが供給される（これを勾配電流Ｉの負方向とす
る）。正側Ｔｒバンク４，負側Ｔｒバンク４のトランジ
スタをドライブするタイミングは、ホストコンピュータ
９からのパルスシーケンスの指示に基づいて決定され
る。
より正側Ｔｒバンク４のトランジスタをドライブする。
正側Ｔｒバンク４のトランジスタがアクティブのとき、
高圧電源２または低圧電源５３から勾配コイルＧＣへ勾
配電流Ｉが供給される（これを勾配電流Ｉの正方向とす
る）。また、勾配電源制御装置５７は、制御信号Ｎｄに
より負側Ｔｒバンク５のトランジスタをドライブする。
負側Ｔｒバンク５のトランジスタがアクティブのとき、
勾配コイルＧＣから高圧電源２または低圧電源５３へ勾
配電流Ｉが供給される（これを勾配電流Ｉの負方向とす
る）。正側Ｔｒバンク４，負側Ｔｒバンク４のトランジ
スタをドライブするタイミングは、ホストコンピュータ
９からのパルスシーケンスの指示に基づいて決定され
る。
【０００４】図１１は、正側Ｔｒバンク４および負側Ｔ
ｒバンク５および勾配コイルＧＣの要部回路図である。
Ｒｇは内コイルＣｇの抵抗、Ｒｓは外コイルＣｓの抵抗
である。正側Ｔｒバンク４では、内コイルＣｇ（Ｒｇ）
の第１端が、ＦＥＴ１２およびＦＥＴ１３を介して、比
較的大きな正電圧+ＶHに接続されている。また、ＦＥＴ
１３およびダイオード１４を介して、比較的小さな正電
圧+ＶLに接続されている。負側Ｔｒバンク５では、内コ
イルＣｇ（Ｒｇ）の第１端が、ＦＥＴ３２およびＦＥＴ
３３を介して、比較的大きな負電圧-ＶHに接続されてい
る。また、ＦＥＴ３３およびダイオード３４を介して、
比較的小さな負電圧-ＶLに接続されている。
ｒバンク５および勾配コイルＧＣの要部回路図である。
Ｒｇは内コイルＣｇの抵抗、Ｒｓは外コイルＣｓの抵抗
である。正側Ｔｒバンク４では、内コイルＣｇ（Ｒｇ）
の第１端が、ＦＥＴ１２およびＦＥＴ１３を介して、比
較的大きな正電圧+ＶHに接続されている。また、ＦＥＴ
１３およびダイオード１４を介して、比較的小さな正電
圧+ＶLに接続されている。負側Ｔｒバンク５では、内コ
イルＣｇ（Ｒｇ）の第１端が、ＦＥＴ３２およびＦＥＴ
３３を介して、比較的大きな負電圧-ＶHに接続されてい
る。また、ＦＥＴ３３およびダイオード３４を介して、
比較的小さな負電圧-ＶLに接続されている。
【０００５】内コイルＣｇ（Ｒｇ）の第２端は、外コイ
ルＣｓ（Ｒｓ）の第１端に接続されると共に切換スイッ
チＳｗが実線側のとき接地される。外コイルＣｓ（Ｒ
ｓ）の第２端は、切換スイッチＳｗが点線側のとき接地
される。
ルＣｓ（Ｒｓ）の第１端に接続されると共に切換スイッ
チＳｗが実線側のとき接地される。外コイルＣｓ（Ｒ
ｓ）の第２端は、切換スイッチＳｗが点線側のとき接地
される。
【０００６】図１２は、切換スイッチＳｗが実線側のと
きの勾配電流Ｉの変化と勾配コイルＧＣへの印加電圧Ｖ
GCの変化を示している。時刻ｔ１から時刻ｔ２の期間で
は、ＦＥＴ１２，１３がアクティブにされ、ＦＥＴ３
２，３３がオフにされる。そこで、比較的大きな正電圧
+ＶHから、ＦＥＴ１２，１３を通して、勾配コイルＧＣ
に、勾配電流Ｉが供給される。ＦＥＴ１２，１３は、勾
配電流Ｉを直線的に増加させるよう制御される。勾配コ
イルＧＣへの印加電圧ＶGCには、直線的に大きくなる正
電圧が現われる。ダイオード１４は、ＦＥＴ１２がアク
ティブなので逆バイアスされ、オフである。このとき、
正電圧+ＶHと印加電圧ＶGCの差の電圧がＦＥＴ１２，１
３にかかっており、これと勾配電流Ｉの積が電力のロス
になる。図１２のハッチング部分がこのロスになる部分
である。
きの勾配電流Ｉの変化と勾配コイルＧＣへの印加電圧Ｖ
GCの変化を示している。時刻ｔ１から時刻ｔ２の期間で
は、ＦＥＴ１２，１３がアクティブにされ、ＦＥＴ３
２，３３がオフにされる。そこで、比較的大きな正電圧
+ＶHから、ＦＥＴ１２，１３を通して、勾配コイルＧＣ
に、勾配電流Ｉが供給される。ＦＥＴ１２，１３は、勾
配電流Ｉを直線的に増加させるよう制御される。勾配コ
イルＧＣへの印加電圧ＶGCには、直線的に大きくなる正
電圧が現われる。ダイオード１４は、ＦＥＴ１２がアク
ティブなので逆バイアスされ、オフである。このとき、
正電圧+ＶHと印加電圧ＶGCの差の電圧がＦＥＴ１２，１
３にかかっており、これと勾配電流Ｉの積が電力のロス
になる。図１２のハッチング部分がこのロスになる部分
である。
【０００７】時刻ｔ２から時刻ｔ３の期間では、ＦＥＴ
１３のみがアクチブにされ、ＦＥＴ１２，３２，３３が
オフにされる。そこで、比較的小さな正電圧+ＶLから、
ダイオード１４およびＦＥＴ１３を通して、勾配コイル
ＧＣに、勾配電流Ｉが供給される。ＦＥＴ１３は、勾配
電流Ｉを一定に保持するよう制御される。勾配コイルＧ
Ｃへ印加電圧ＶGCには、一定の正電圧が現われる。この
とき、正電圧+ＶLと印加電圧ＶGCの差の電圧がＦＥＴ１
３にかかっており、これと勾配電流Ｉの積が電力のロス
になる。図１２のハッチング部分がこのロスになる部分
である。
１３のみがアクチブにされ、ＦＥＴ１２，３２，３３が
オフにされる。そこで、比較的小さな正電圧+ＶLから、
ダイオード１４およびＦＥＴ１３を通して、勾配コイル
ＧＣに、勾配電流Ｉが供給される。ＦＥＴ１３は、勾配
電流Ｉを一定に保持するよう制御される。勾配コイルＧ
Ｃへ印加電圧ＶGCには、一定の正電圧が現われる。この
とき、正電圧+ＶLと印加電圧ＶGCの差の電圧がＦＥＴ１
３にかかっており、これと勾配電流Ｉの積が電力のロス
になる。図１２のハッチング部分がこのロスになる部分
である。
【０００８】時刻ｔ３から時刻ｔ４の期間では、ＦＥＴ
１３のみがアクチブにされ、ＦＥＴ１２，３２，３３が
オフにされる。そこで、比較的小さな正電圧+ＶLから、
ダイオード１４およびＦＥＴ１３を通して、勾配コイル
ＧＣに、勾配電流Ｉが供給される。ＦＥＴ１３は、勾配
電流Ｉを直線的に減少させるよう制御される。勾配コイ
ルＧＣへの印加電圧ＶGCには、直線的に小さくなる負電
圧が現われる。このとき、正電圧+ＶLと印加電圧ＶGCの
差の電圧がＦＥＴ１３にかかっており、これと勾配電流
Ｉの積が電力のロスになる。図１２のハッチング部分が
このロスになる部分である。
１３のみがアクチブにされ、ＦＥＴ１２，３２，３３が
オフにされる。そこで、比較的小さな正電圧+ＶLから、
ダイオード１４およびＦＥＴ１３を通して、勾配コイル
ＧＣに、勾配電流Ｉが供給される。ＦＥＴ１３は、勾配
電流Ｉを直線的に減少させるよう制御される。勾配コイ
ルＧＣへの印加電圧ＶGCには、直線的に小さくなる負電
圧が現われる。このとき、正電圧+ＶLと印加電圧ＶGCの
差の電圧がＦＥＴ１３にかかっており、これと勾配電流
Ｉの積が電力のロスになる。図１２のハッチング部分が
このロスになる部分である。
【０００９】時刻ｔ４からｔ５の期間は、ＦＥＴ１２，
１３，３２，３３がオフにされる。そこで、勾配電流Ｉ
は、供給されない。時刻ｔ５からｔ６の期間は、上記時
刻ｔ１からｔ２の期間におけるＦＥＴ１２，１３の動作
とＦＥＴ３２，３３の動作が入れ替わったものである。
時刻ｔ６からｔ７の期間は、上記時刻ｔ２からｔ３の期
間におけるＦＥＴ１２，１３の動作とＦＥＴ３２，３３
の動作が入れ替わったものである。時刻ｔ７からｔ８の
期間は、上記時刻ｔ３からｔ４の期間におけるＦＥＴ１
２，１３の動作とＦＥＴ３２，３３の動作が入れ替わっ
たものである。
１３，３２，３３がオフにされる。そこで、勾配電流Ｉ
は、供給されない。時刻ｔ５からｔ６の期間は、上記時
刻ｔ１からｔ２の期間におけるＦＥＴ１２，１３の動作
とＦＥＴ３２，３３の動作が入れ替わったものである。
時刻ｔ６からｔ７の期間は、上記時刻ｔ２からｔ３の期
間におけるＦＥＴ１２，１３の動作とＦＥＴ３２，３３
の動作が入れ替わったものである。時刻ｔ７からｔ８の
期間は、上記時刻ｔ３からｔ４の期間におけるＦＥＴ１
２，１３の動作とＦＥＴ３２，３３の動作が入れ替わっ
たものである。
【００１０】図１３は、切換スイッチＳｗが点線側のと
きの勾配電流Ｉの変化と勾配コイルＧＣへの印加電圧Ｖ
GCの変化を示している。切換スイッチＳｗが点線側のと
きは、内コイルＣｇ（Ｒｇ）と外コイルＣｓ（Ｒｓ）の
直列回路が負荷となるため、勾配電流Ｉは切換スイッチ
Ｓｗが実線側のとき（図１２）より小さくなる。このた
め、勾配コイルＧＣへの印加電圧ＶGCも小さくなり、電
力のロス（図１３のハッチング部分）は、切換スイッチ
Ｓｗが実線側のとき（図１２）より増加する。
きの勾配電流Ｉの変化と勾配コイルＧＣへの印加電圧Ｖ
GCの変化を示している。切換スイッチＳｗが点線側のと
きは、内コイルＣｇ（Ｒｇ）と外コイルＣｓ（Ｒｓ）の
直列回路が負荷となるため、勾配電流Ｉは切換スイッチ
Ｓｗが実線側のとき（図１２）より小さくなる。このた
め、勾配コイルＧＣへの印加電圧ＶGCも小さくなり、電
力のロス（図１３のハッチング部分）は、切換スイッチ
Ｓｗが実線側のとき（図１２）より増加する。
【００１１】
【発明が解決しようとする課題】従来のＭＲＩ装置５１
では、勾配電流Ｉが一定または減少させられる期間は、
比較的大きい正電源+ＶHまたは負電源-ＶHから比較的小
さい正電源+ＶLまたは負電源-ＶLに切り換えて、電力の
ロスを少なくしている。しかし、比較的小さい正電源+
ＶLまたは負電源-ＶLは、負荷が変化しても一定であっ
た。このため、負荷が大きくなると、電力のロスが大き
くなる問題点があった。すなわち、比較的小さい正電源
+ＶLまたは負電源-ＶLを適切に設定して図１２の時刻ｔ
２から時刻ｔ３の期間または時刻ｔ６から時刻ｔ７の期
間のハッチング部分を最少にしても、図１３の時刻ｔ２
から時刻ｔ３の期間または時刻ｔ６から時刻ｔ７の期間
のハッチング部分を小さく抑えることが出来ない問題点
があった。さらに、比較的小さい正電源+ＶLまたは負電
源-ＶLは、パルスシーケンスが変化しても一定であった
ため、この場合にも同じ問題点があった。
では、勾配電流Ｉが一定または減少させられる期間は、
比較的大きい正電源+ＶHまたは負電源-ＶHから比較的小
さい正電源+ＶLまたは負電源-ＶLに切り換えて、電力の
ロスを少なくしている。しかし、比較的小さい正電源+
ＶLまたは負電源-ＶLは、負荷が変化しても一定であっ
た。このため、負荷が大きくなると、電力のロスが大き
くなる問題点があった。すなわち、比較的小さい正電源
+ＶLまたは負電源-ＶLを適切に設定して図１２の時刻ｔ
２から時刻ｔ３の期間または時刻ｔ６から時刻ｔ７の期
間のハッチング部分を最少にしても、図１３の時刻ｔ２
から時刻ｔ３の期間または時刻ｔ６から時刻ｔ７の期間
のハッチング部分を小さく抑えることが出来ない問題点
があった。さらに、比較的小さい正電源+ＶLまたは負電
源-ＶLは、パルスシーケンスが変化しても一定であった
ため、この場合にも同じ問題点があった。
【００１２】そこで、この発明の目的は、負荷またはパ
ルスシーケンスが変化しても常に電力のロスを低く抑え
ることが出来るようにしたＭＲＩ装置を提供することに
ある。
ルスシーケンスが変化しても常に電力のロスを低く抑え
ることが出来るようにしたＭＲＩ装置を提供することに
ある。
【００１３】
【課題を解決するための手段】この発明のＭＲＩ装置
は、勾配電流Ｉを変化させるときに勾配コイルに比較的
大きい電圧ＶH を印加して勾配電流Ｉを供給する第１の
スイッチ手段と、勾配電流Ｉを一定に保持するときに勾
配コイルに前記電圧ＶH と同極性で比較的小さい電圧Ｖ
L を印加して勾配電流Ｉを供給する第２のスイッチ手段
と、勾配コイルの抵抗値またはパルスシーケンスに応じ
て前記電圧ＶL を変更する印加電圧変更手段とを具備し
たことを構成上の特徴とするものである。
は、勾配電流Ｉを変化させるときに勾配コイルに比較的
大きい電圧ＶH を印加して勾配電流Ｉを供給する第１の
スイッチ手段と、勾配電流Ｉを一定に保持するときに勾
配コイルに前記電圧ＶH と同極性で比較的小さい電圧Ｖ
L を印加して勾配電流Ｉを供給する第２のスイッチ手段
と、勾配コイルの抵抗値またはパルスシーケンスに応じ
て前記電圧ＶL を変更する印加電圧変更手段とを具備し
たことを構成上の特徴とするものである。
【００１４】なお、上記構成において「大きい」「小さ
い」は絶対値の大小である。従って、「比較的大きい電
圧ＶH 」は正電圧+ＶHまたは負電圧-ＶHを含み、「比較
的小さい電圧ＶL 」は正電圧+ＶLまたは負電圧-ＶLを含
む。
い」は絶対値の大小である。従って、「比較的大きい電
圧ＶH 」は正電圧+ＶHまたは負電圧-ＶHを含み、「比較
的小さい電圧ＶL 」は正電圧+ＶLまたは負電圧-ＶLを含
む。
【００１５】
【作用】この発明のＭＲＩ装置では、印加電圧変更手段
により、勾配コイルの抵抗値またはパルスシーケンスに
応じて、前記電圧ＶL を変更する。そこで、スイッチ回
路にかかる電圧を小さくでき、電力のロスを常に低く抑
えることが出来る。
により、勾配コイルの抵抗値またはパルスシーケンスに
応じて、前記電圧ＶL を変更する。そこで、スイッチ回
路にかかる電圧を小さくでき、電力のロスを常に低く抑
えることが出来る。
【００１６】
【実施例】以下、図に示す実施例によりこの発明をさら
に詳細に説明する。なお、これによりこの発明が限定さ
れるものではない。図１は、この発明のＭＲＩ装置１の
要部ブロック図である。このＭＲＩ装置１の勾配コイル
ＧＣは、内コイルＣｇと外コイルＣｓとからなるセルフ
シールド型勾配コイルである。切換スイッチＳｗを図の
実線側にすると内コイルＣｇのみに勾配電流Ｉが供給さ
れ、切換スイッチＳｗを図の点線側にすると内コイルＣ
ｇおよび外コイルＣｓの両方に勾配電流Ｉが供給され
る。切換スイッチＳｗの制御は、キーボード８からの指
示に基づき、ホストコンピュータ９が行う。
に詳細に説明する。なお、これによりこの発明が限定さ
れるものではない。図１は、この発明のＭＲＩ装置１の
要部ブロック図である。このＭＲＩ装置１の勾配コイル
ＧＣは、内コイルＣｇと外コイルＣｓとからなるセルフ
シールド型勾配コイルである。切換スイッチＳｗを図の
実線側にすると内コイルＣｇのみに勾配電流Ｉが供給さ
れ、切換スイッチＳｗを図の点線側にすると内コイルＣ
ｇおよび外コイルＣｓの両方に勾配電流Ｉが供給され
る。切換スイッチＳｗの制御は、キーボード８からの指
示に基づき、ホストコンピュータ９が行う。
【００１７】勾配電源制御装置７は、制御信号Ｐｄによ
り正側Ｔｒバンク４のトランジスタをドライブする。正
側Ｔｒバンク４のトランジスタがアクティブのとき、高
圧電源２または可変低圧電源３から勾配コイルＧＣへ勾
配電流Ｉが供給される（これを勾配電流Ｉの正方向とす
る）。また、勾配電源制御装置７は、制御信号Ｎｄによ
り負側Ｔｒバンク５のトランジスタをドライブする。負
側Ｔｒバンク５のトランジスタがアクティブのとき、勾
配コイルＧＣから高圧電源２または可変低圧電源３へ勾
配電流Ｉが供給される（これを勾配電流Ｉの負方向とす
る）。正側Ｔｒバンク４，負側Ｔｒバンク４のトランジ
スタをドライブするタイミングは、ホストコンピュータ
９からのパルスシーケンスの指示に基づいて決定され
る。
り正側Ｔｒバンク４のトランジスタをドライブする。正
側Ｔｒバンク４のトランジスタがアクティブのとき、高
圧電源２または可変低圧電源３から勾配コイルＧＣへ勾
配電流Ｉが供給される（これを勾配電流Ｉの正方向とす
る）。また、勾配電源制御装置７は、制御信号Ｎｄによ
り負側Ｔｒバンク５のトランジスタをドライブする。負
側Ｔｒバンク５のトランジスタがアクティブのとき、勾
配コイルＧＣから高圧電源２または可変低圧電源３へ勾
配電流Ｉが供給される（これを勾配電流Ｉの負方向とす
る）。正側Ｔｒバンク４，負側Ｔｒバンク４のトランジ
スタをドライブするタイミングは、ホストコンピュータ
９からのパルスシーケンスの指示に基づいて決定され
る。
【００１８】さらに、勾配電源制御装置７は、ホストコ
ンピュータ９から入力される切換スイッチＳｗの切換情
報およびパルスシーケンスの指示に基づいて、電圧変更
信号Ｓcvを可変低圧電源３に送る。可変低圧電源３は、
電圧変更信号Ｓcvにより、出力電圧+ＶLまたは-ＶLを変
更する。例えば、切換スイッチＳｗが実線側のときに比
べて切換スイッチＳｗが点線側のときは出力電圧+ＶLま
たは-ＶLを小さくする。
ンピュータ９から入力される切換スイッチＳｗの切換情
報およびパルスシーケンスの指示に基づいて、電圧変更
信号Ｓcvを可変低圧電源３に送る。可変低圧電源３は、
電圧変更信号Ｓcvにより、出力電圧+ＶLまたは-ＶLを変
更する。例えば、切換スイッチＳｗが実線側のときに比
べて切換スイッチＳｗが点線側のときは出力電圧+ＶLま
たは-ＶLを小さくする。
【００１９】図１１に示す正側Ｔｒバンク４および負側
Ｔｒバンク５を用いた場合における勾配電流Ｉの変化と
勾配コイルＧＣへ印加電圧ＶGCの変化を、図２（切換ス
イッチＳｗが実線側のとき）および図３（切換スイッチ
Ｓｗが点線側のとき）に示す。図２は、図１２（従来）
と同じであり、比較的小さい正電源+ＶLまたは負電源-
ＶLを適切に設定して、時刻ｔ２から時刻ｔ３の期間ま
たは時刻ｔ６から時刻ｔ７の期間のハッチング部分を最
少にすることが出来る。図３は、図１３（従来）に対応
するが、可変低圧電源３が出力電圧+ＶLまたは-ＶLを小
さく変更することが出来るため、この時にも、比較的小
さい正電源+ＶLまたは負電源-ＶLを適切に設定して、時
刻ｔ２から時刻ｔ３の期間または時刻ｔ６から時刻ｔ７
の期間のハッチング部分を最少に出来る。従って、電力
のロスを常に低く抑えることが出来るようになる。
Ｔｒバンク５を用いた場合における勾配電流Ｉの変化と
勾配コイルＧＣへ印加電圧ＶGCの変化を、図２（切換ス
イッチＳｗが実線側のとき）および図３（切換スイッチ
Ｓｗが点線側のとき）に示す。図２は、図１２（従来）
と同じであり、比較的小さい正電源+ＶLまたは負電源-
ＶLを適切に設定して、時刻ｔ２から時刻ｔ３の期間ま
たは時刻ｔ６から時刻ｔ７の期間のハッチング部分を最
少にすることが出来る。図３は、図１３（従来）に対応
するが、可変低圧電源３が出力電圧+ＶLまたは-ＶLを小
さく変更することが出来るため、この時にも、比較的小
さい正電源+ＶLまたは負電源-ＶLを適切に設定して、時
刻ｔ２から時刻ｔ３の期間または時刻ｔ６から時刻ｔ７
の期間のハッチング部分を最少に出来る。従って、電力
のロスを常に低く抑えることが出来るようになる。
【００２０】図４は、他の実施例による正側Ｔｒバンク
４および負側Ｔｒバンク５の要部回路図である。Ｒｇは
内コイルＣｇの抵抗、Ｒｓは外コイルＣｓの抵抗であ
る。内コイルＣｇ（Ｒｇ）の第１端は、ＦＥＴ１２およ
びＦＥＴ１３を介して、比較的大きな正電圧+ＶHに接続
されている。また、ＦＥＴ１３およびダイオード１４を
介して、比較的小さな正電圧+ＶLに接続されている。ま
た、ＦＥＴ１６およびダイオード２０を介して、比較的
小さな負電圧-ＶLに接続されている。さらに、ＦＥＴ３
２およびＦＥＴ３３を介して、比較的大きな負電圧-ＶH
に接続されている。また、ＦＥＴ３３およびダイオード
３４を介して比較的小さな負電圧-ＶLに接続されてい
る。また、ＦＥＴ２１およびダイオード２５を介して、
比較的小さな正電圧+ＶLに接続されている。
４および負側Ｔｒバンク５の要部回路図である。Ｒｇは
内コイルＣｇの抵抗、Ｒｓは外コイルＣｓの抵抗であ
る。内コイルＣｇ（Ｒｇ）の第１端は、ＦＥＴ１２およ
びＦＥＴ１３を介して、比較的大きな正電圧+ＶHに接続
されている。また、ＦＥＴ１３およびダイオード１４を
介して、比較的小さな正電圧+ＶLに接続されている。ま
た、ＦＥＴ１６およびダイオード２０を介して、比較的
小さな負電圧-ＶLに接続されている。さらに、ＦＥＴ３
２およびＦＥＴ３３を介して、比較的大きな負電圧-ＶH
に接続されている。また、ＦＥＴ３３およびダイオード
３４を介して比較的小さな負電圧-ＶLに接続されてい
る。また、ＦＥＴ２１およびダイオード２５を介して、
比較的小さな正電圧+ＶLに接続されている。
【００２１】図５は、切換スイッチＳｗが実線側のとき
の勾配電流Ｉの変化と勾配コイルＧＣへの印加電圧ＶGC
の変化を示している。時刻ｔ１から時刻ｔ２の期間で
は、ＦＥＴ１２，１３，１６がアクティブにされ、ＦＥ
Ｔ３２，３３，２１がオフにされる。そこで、比較的大
きな正電圧+ＶHから、ＦＥＴ１２，１３を通して、勾配
コイルＧＣに、勾配電流Ｉが供給される。ＦＥＴ１２，
１３は、勾配電流Ｉを直線的に増加させるよう制御され
る。勾配コイルＧＣへの印加電圧ＶGCには、直線的に大
きくなる正電圧が現われる。ダイオード１４は、ＦＥＴ
１２がアクチブなので逆バイアスされ、オフである。ま
た、ダイオード２０は、印加電圧ＶGCが正なので逆バイ
アスされ、オフである。このとき、正電圧+ＶHと印加電
圧ＶGCの差の電圧がＦＥＴ１２，１３にかかっており、
これと勾配電流Ｉの積が電力のロスになる。図５のハッ
チング部分がこのロスになる部分である。
の勾配電流Ｉの変化と勾配コイルＧＣへの印加電圧ＶGC
の変化を示している。時刻ｔ１から時刻ｔ２の期間で
は、ＦＥＴ１２，１３，１６がアクティブにされ、ＦＥ
Ｔ３２，３３，２１がオフにされる。そこで、比較的大
きな正電圧+ＶHから、ＦＥＴ１２，１３を通して、勾配
コイルＧＣに、勾配電流Ｉが供給される。ＦＥＴ１２，
１３は、勾配電流Ｉを直線的に増加させるよう制御され
る。勾配コイルＧＣへの印加電圧ＶGCには、直線的に大
きくなる正電圧が現われる。ダイオード１４は、ＦＥＴ
１２がアクチブなので逆バイアスされ、オフである。ま
た、ダイオード２０は、印加電圧ＶGCが正なので逆バイ
アスされ、オフである。このとき、正電圧+ＶHと印加電
圧ＶGCの差の電圧がＦＥＴ１２，１３にかかっており、
これと勾配電流Ｉの積が電力のロスになる。図５のハッ
チング部分がこのロスになる部分である。
【００２２】時刻ｔ２から時刻ｔ３の期間では、ＦＥＴ
１３，１６がアクティブにされ、ＦＥＴ１２，３２，３
３，２１がオフにされる。そこで、比較的小さな第１正
電圧＋ＶL1から、ダイオード１４およびＦＥＴ１３を通
して、勾配コイルＧＣに、勾配電流Ｉが供給される。Ｆ
ＥＴ１３は、勾配電流Ｉを一定に保持するよう制御され
る。勾配コイルＧＣへの印加電圧ＶGCには、一定の正電
圧が現われる。ダイオード２０は、印加電圧ＶGCが正な
ので逆バイアスされ、オフである。このとき、第１正電
圧＋ＶL1と印加電圧ＶGCの差の電圧がＦＥＴ１３にかか
っており、これと勾配電流Ｉの積が電力のロスになる。
図５のハッチング部分がこのロスになる部分である。
１３，１６がアクティブにされ、ＦＥＴ１２，３２，３
３，２１がオフにされる。そこで、比較的小さな第１正
電圧＋ＶL1から、ダイオード１４およびＦＥＴ１３を通
して、勾配コイルＧＣに、勾配電流Ｉが供給される。Ｆ
ＥＴ１３は、勾配電流Ｉを一定に保持するよう制御され
る。勾配コイルＧＣへの印加電圧ＶGCには、一定の正電
圧が現われる。ダイオード２０は、印加電圧ＶGCが正な
ので逆バイアスされ、オフである。このとき、第１正電
圧＋ＶL1と印加電圧ＶGCの差の電圧がＦＥＴ１３にかか
っており、これと勾配電流Ｉの積が電力のロスになる。
図５のハッチング部分がこのロスになる部分である。
【００２３】時刻ｔ３から時刻ｔ４の期間では、ＦＥＴ
１６のみがアクティブにされ、ＦＥＴ１２，３，３２，
３３，２１がオフにされる。そこで、比較的小さな第１
負電圧−ＶL1から、ＦＥＴ１６を通して、勾配コイルＧ
Ｃに、勾配電流Ｉが供給される。ＦＥＴ１６は、勾配電
流Ｉを直線的に減少させるよう制御される。勾配コイル
ＧＣへの印加電圧ＶGCには、直線的に小さくなる負電圧
が現われる。このとき、第１負電圧−ＶL1と印加電圧Ｖ
GCの差の電圧がＦＥＴ１６にかかっており、これと勾配
電流Ｉの積が電力のロスになる。図５のハッチング部分
がこのロスになる部分である。図２（図１２）と比べれ
ば分かるように、ロスが小さくなっている。
１６のみがアクティブにされ、ＦＥＴ１２，３，３２，
３３，２１がオフにされる。そこで、比較的小さな第１
負電圧−ＶL1から、ＦＥＴ１６を通して、勾配コイルＧ
Ｃに、勾配電流Ｉが供給される。ＦＥＴ１６は、勾配電
流Ｉを直線的に減少させるよう制御される。勾配コイル
ＧＣへの印加電圧ＶGCには、直線的に小さくなる負電圧
が現われる。このとき、第１負電圧−ＶL1と印加電圧Ｖ
GCの差の電圧がＦＥＴ１６にかかっており、これと勾配
電流Ｉの積が電力のロスになる。図５のハッチング部分
がこのロスになる部分である。図２（図１２）と比べれ
ば分かるように、ロスが小さくなっている。
【００２４】時刻ｔ４からｔ５の期間は、ＦＥＴ１２，
１３，１６，３２，３３，２１がオフにされる。そこ
で、勾配電流Ｉは、供給されない。時刻ｔ５からｔ６の
期間は、上記時刻ｔ１からｔ２の期間におけるＦＥＴ１
２，１３，１６の動作とＦＥＴ３２，３３，２１の動作
が入れ替わったものである。時刻ｔ６からｔ７の期間
は、上記時刻ｔ２からｔ３の期間におけるＦＥＴ１２，
１３，１６の動作とＦＥＴ３２，３３，２１の動作が入
れ替わったものである。時刻ｔ７からｔ８の期間は、上
記時刻ｔ３からｔ４の期間におけるＦＥＴ１２，１３，
１６の動作とＦＥＴ３２，３３，２１の動作が入れ替わ
ったものである。
１３，１６，３２，３３，２１がオフにされる。そこ
で、勾配電流Ｉは、供給されない。時刻ｔ５からｔ６の
期間は、上記時刻ｔ１からｔ２の期間におけるＦＥＴ１
２，１３，１６の動作とＦＥＴ３２，３３，２１の動作
が入れ替わったものである。時刻ｔ６からｔ７の期間
は、上記時刻ｔ２からｔ３の期間におけるＦＥＴ１２，
１３，１６の動作とＦＥＴ３２，３３，２１の動作が入
れ替わったものである。時刻ｔ７からｔ８の期間は、上
記時刻ｔ３からｔ４の期間におけるＦＥＴ１２，１３，
１６の動作とＦＥＴ３２，３３，２１の動作が入れ替わ
ったものである。
【００２５】図９は、切換スイッチＳｗが点線側のとき
の勾配電流Ｉの変化と内コイルＣｇ（Ｒｇ）の第１端の
電圧ＶCgの変化を示している。時刻ｔ１から時刻ｔ２の
期間では、ＦＥＴ１２，１３，１６がアクティブにさ
れ、ＦＥＴ３２，３３，２１がオフにされる。そこで、
図７に示すように、比較的大きな正電圧+ＶHから、ＦＥ
Ｔ１２，１３を通して、勾配コイルＧＣに、勾配電流Ｉ
が供給される。ＦＥＴ１２，１３は、勾配電流Ｉを直線
的に増加させるよう制御される。勾配コイルＧＣへの印
加電圧ＶGCには、直線的に大きくなる正電圧が現われ
る。ダイオード１４は、ＦＥＴ１２がアクチブなので逆
バイアスされ、オフである。また、ダイオード２０は、
印加電圧ＶGCが正なので逆バイアスされ、オフである。
このとき、正電圧+ＶHと印加電圧ＶGCの差の電圧がＦＥ
Ｔ１２，１３にかかっており、これと勾配電流Ｉの積が
電力のロスになる。図６のハッチング部分がこのロスに
なる部分である。
の勾配電流Ｉの変化と内コイルＣｇ（Ｒｇ）の第１端の
電圧ＶCgの変化を示している。時刻ｔ１から時刻ｔ２の
期間では、ＦＥＴ１２，１３，１６がアクティブにさ
れ、ＦＥＴ３２，３３，２１がオフにされる。そこで、
図７に示すように、比較的大きな正電圧+ＶHから、ＦＥ
Ｔ１２，１３を通して、勾配コイルＧＣに、勾配電流Ｉ
が供給される。ＦＥＴ１２，１３は、勾配電流Ｉを直線
的に増加させるよう制御される。勾配コイルＧＣへの印
加電圧ＶGCには、直線的に大きくなる正電圧が現われ
る。ダイオード１４は、ＦＥＴ１２がアクチブなので逆
バイアスされ、オフである。また、ダイオード２０は、
印加電圧ＶGCが正なので逆バイアスされ、オフである。
このとき、正電圧+ＶHと印加電圧ＶGCの差の電圧がＦＥ
Ｔ１２，１３にかかっており、これと勾配電流Ｉの積が
電力のロスになる。図６のハッチング部分がこのロスに
なる部分である。
【００２６】時刻ｔ２から時刻ｔ３の期間では、ＦＥＴ
１３，１６がアクティブにされ、ＦＥＴ１２，３２，３
３，２１がオフにされる。そこで、図８に示すように、
比較的小さな第２正電圧＋ＶL2（可変低圧電源３により
ＶL1＞ＶL2とされる）から、ダイオード１４およびＦＥ
Ｔ１３を通して、勾配コイルＧＣに、勾配電流Ｉが供給
される。ＦＥＴ１３は、勾配電流Ｉを一定に保持するよ
う制御される。勾配コイルＧＣへの印加電圧ＶGCには、
一定の正電圧が現われる。ダイオード２０は、印加電圧
ＶGCが正なので逆バイアスされ、オフである。このと
き、第２正電圧＋ＶL2と印加電圧ＶGCの差の電圧がＦＥ
Ｔ１３にかかっており、これと勾配電流Ｉの積が電力の
ロスになる。図６のハッチング部分がこのロスになる部
分である。図１３と比べれば分かるように、ロスが小さ
くなっている。
１３，１６がアクティブにされ、ＦＥＴ１２，３２，３
３，２１がオフにされる。そこで、図８に示すように、
比較的小さな第２正電圧＋ＶL2（可変低圧電源３により
ＶL1＞ＶL2とされる）から、ダイオード１４およびＦＥ
Ｔ１３を通して、勾配コイルＧＣに、勾配電流Ｉが供給
される。ＦＥＴ１３は、勾配電流Ｉを一定に保持するよ
う制御される。勾配コイルＧＣへの印加電圧ＶGCには、
一定の正電圧が現われる。ダイオード２０は、印加電圧
ＶGCが正なので逆バイアスされ、オフである。このと
き、第２正電圧＋ＶL2と印加電圧ＶGCの差の電圧がＦＥ
Ｔ１３にかかっており、これと勾配電流Ｉの積が電力の
ロスになる。図６のハッチング部分がこのロスになる部
分である。図１３と比べれば分かるように、ロスが小さ
くなっている。
【００２７】時刻ｔ３から時刻ｔ４の期間では、ＦＥＴ
１６のみがアクティブにされ、ＦＥＴ１２，３，３２，
３３，２１がオフにされる。そこで、図９に示すよう
に、比較的小さな第１負電圧−ＶL1から、ＦＥＴ１６を
通して、勾配コイルＧＣに、勾配電流Ｉが供給される。
ＦＥＴ１６は、勾配電流Ｉを直線的に減少させるよう制
御される。勾配コイルＧＣへの印加電圧ＶGCには、直線
的に小さくなる負電圧が現われる。このとき、第１負電
圧−ＶL1と印加電圧ＶGCの差の電圧がＦＥＴ１６にかか
っており、これと勾配電流Ｉの積が電力のロスになる。
図６のハッチング部分がこのロスになる部分である。図
３（図１３）と比べれば分かるように、ロスが小さくな
っている。
１６のみがアクティブにされ、ＦＥＴ１２，３，３２，
３３，２１がオフにされる。そこで、図９に示すよう
に、比較的小さな第１負電圧−ＶL1から、ＦＥＴ１６を
通して、勾配コイルＧＣに、勾配電流Ｉが供給される。
ＦＥＴ１６は、勾配電流Ｉを直線的に減少させるよう制
御される。勾配コイルＧＣへの印加電圧ＶGCには、直線
的に小さくなる負電圧が現われる。このとき、第１負電
圧−ＶL1と印加電圧ＶGCの差の電圧がＦＥＴ１６にかか
っており、これと勾配電流Ｉの積が電力のロスになる。
図６のハッチング部分がこのロスになる部分である。図
３（図１３）と比べれば分かるように、ロスが小さくな
っている。
【００２８】時刻ｔ４からｔ５の期間は、ＦＥＴ１２，
１３，１６，３２，３３，２１がオフにされる。そこ
で、勾配電流Ｉは、供給されない。時刻ｔ５からｔ６の
期間は、上記時刻ｔ１からｔ２の期間におけるＦＥＴ１
２，１３，１６の動作とＦＥＴ３２，３３，２１の動作
が入れ替わったものである。時刻ｔ６からｔ７の期間
は、上記時刻ｔ２からｔ３の期間におけるＦＥＴ１２，
１３，１６の動作とＦＥＴ３２，３３，２１の動作が入
れ替わったものである。時刻ｔ７からｔ８の期間は、上
記時刻ｔ３からｔ４の期間におけるＦＥＴ１２，１３，
１６の動作とＦＥＴ３２，３３，２１の動作が入れ替わ
ったものである。
１３，１６，３２，３３，２１がオフにされる。そこ
で、勾配電流Ｉは、供給されない。時刻ｔ５からｔ６の
期間は、上記時刻ｔ１からｔ２の期間におけるＦＥＴ１
２，１３，１６の動作とＦＥＴ３２，３３，２１の動作
が入れ替わったものである。時刻ｔ６からｔ７の期間
は、上記時刻ｔ２からｔ３の期間におけるＦＥＴ１２，
１３，１６の動作とＦＥＴ３２，３３，２１の動作が入
れ替わったものである。時刻ｔ７からｔ８の期間は、上
記時刻ｔ３からｔ４の期間におけるＦＥＴ１２，１３，
１６の動作とＦＥＴ３２，３３，２１の動作が入れ替わ
ったものである。
【００２９】かくして、図４のＴｒバンク４，５も用い
た場合でも、電力のロスを常に低く抑えることが出来る
ようになる。
た場合でも、電力のロスを常に低く抑えることが出来る
ようになる。
【００３０】なお、以上の実施例では、負荷に応じて低
電圧ＶL を変えていたが、パルスシーケンスに応じて低
電圧ＶL を変える場合も同様である。また、低電圧ＶL
の変更は、連続式でもよいし、切換式でもよい。
電圧ＶL を変えていたが、パルスシーケンスに応じて低
電圧ＶL を変える場合も同様である。また、低電圧ＶL
の変更は、連続式でもよいし、切換式でもよい。
【００３１】
【発明の効果】この発明のＭＲＩ装置によれば、負荷ま
たはパルスシーケンスが変化しても常に電力のロスを低
く抑えることが出来るようになる。
たはパルスシーケンスが変化しても常に電力のロスを低
く抑えることが出来るようになる。
【図１】この発明の一実施例のＭＲＩ装置のブロック図
である。
である。
【図２】図１１に示す正側Ｔｒバンクおよび負側Ｔｒバ
ンクを用いた場合で切換スイッチＳｗが実線側のときに
おける勾配電流Ｉの変化と勾配コイルＧＣへ印加電圧Ｖ
GCの変化を示す波形図である。
ンクを用いた場合で切換スイッチＳｗが実線側のときに
おける勾配電流Ｉの変化と勾配コイルＧＣへ印加電圧Ｖ
GCの変化を示す波形図である。
【図３】図１１に示す正側Ｔｒバンクおよび負側Ｔｒバ
ンクを用いた場合で切換スイッチＳｗが点線側のときに
おける勾配電流Ｉの変化と勾配コイルＧＣへ印加電圧Ｖ
GCの変化を示す波形図である。
ンクを用いた場合で切換スイッチＳｗが点線側のときに
おける勾配電流Ｉの変化と勾配コイルＧＣへ印加電圧Ｖ
GCの変化を示す波形図である。
【図４】正側Ｔｒバンクおよび負側Ｔｒバンクの他の例
の要部回路図である。
の要部回路図である。
【図５】図４に示す正側Ｔｒバンクおよび負側Ｔｒバン
クを用いた場合で切換スイッチＳｗが実線側のときにお
ける勾配電流Ｉの変化と勾配コイルＧＣへ印加電圧ＶGC
の変化を示す波形図である。
クを用いた場合で切換スイッチＳｗが実線側のときにお
ける勾配電流Ｉの変化と勾配コイルＧＣへ印加電圧ＶGC
の変化を示す波形図である。
【図６】図４に示す正側Ｔｒバンクおよび負側Ｔｒバン
クを用いた場合で切換スイッチＳｗが点線側のときにお
ける勾配電流Ｉの変化と勾配コイルＧＣへ印加電圧ＶGC
の変化を示す波形図である。
クを用いた場合で切換スイッチＳｗが点線側のときにお
ける勾配電流Ｉの変化と勾配コイルＧＣへ印加電圧ＶGC
の変化を示す波形図である。
【図７】時刻ｔ１から時刻ｔ２の期間における図４の回
路の等価回路図である。
路の等価回路図である。
【図８】時刻ｔ２から時刻ｔ３の期間における図４の回
路の等価回路図である。
路の等価回路図である。
【図９】時刻ｔ４から時刻ｔ５の期間における図４の回
路の等価回路図である。
路の等価回路図である。
【図１０】従来のＭＲＩ装置の一例のブロック図であ
る。
る。
【図１１】正側Ｔｒバンクおよび負側Ｔｒバンクの従来
例の要部回路図である。
例の要部回路図である。
【図１２】図１１に示す正側Ｔｒバンクおよび負側Ｔｒ
バンクを用いた場合で切換スイッチＳｗが実線側のとき
における勾配電流Ｉの変化と勾配コイルＧＣへ印加電圧
ＶGCの変化を示す波形図である。
バンクを用いた場合で切換スイッチＳｗが実線側のとき
における勾配電流Ｉの変化と勾配コイルＧＣへ印加電圧
ＶGCの変化を示す波形図である。
【図１３】図１１に示す正側Ｔｒバンクおよび負側Ｔｒ
バンクを用いた場合で切換スイッチＳｗが点線側のとき
における勾配電流Ｉの変化と勾配コイルＧＣへ印加電圧
ＶGCの変化を示す波形図である。
バンクを用いた場合で切換スイッチＳｗが点線側のとき
における勾配電流Ｉの変化と勾配コイルＧＣへ印加電圧
ＶGCの変化を示す波形図である。
１ ＭＲＩ装置 ２ 高圧電源 ３ 可変低圧電源 ４ 正側Ｔｒバンク ５ 負側Ｔｒバンク ７ 勾配電源制御装置 ９ ホストコンピュータ ＧＣ 勾配コイル Ｃｇ 内コイル Ｃｓ 外コイル Ｓｗ 切換スイッチ Ｉ 勾配電流 ＶGC 印加電圧
Claims (1)
- 【請求項１】 勾配電流Ｉを変化させるときに勾配コイ
ルに比較的大きい電圧ＶH を印加して勾配電流Ｉを供給
する第１のスイッチ手段と、勾配電流Ｉを一定に保持す
るときに勾配コイルに前記電圧ＶH と同極性で比較的小
さい電圧ＶLを印加して勾配電流Ｉを供給する第２のス
イッチ手段と、勾配コイルの抵抗値またはパルスシーケ
ンスに応じて前記電圧ＶL を変更する印加電圧変更手段
とを具備したことを特徴とするＭＲＩ用勾配電源装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4053394A JPH05253206A (ja) | 1992-03-12 | 1992-03-12 | Ｍｒｉ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4053394A JPH05253206A (ja) | 1992-03-12 | 1992-03-12 | Ｍｒｉ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05253206A true JPH05253206A (ja) | 1993-10-05 |
Family
ID=12941611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4053394A Pending JPH05253206A (ja) | 1992-03-12 | 1992-03-12 | Ｍｒｉ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05253206A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09276251A (ja) * | 1995-12-29 | 1997-10-28 | General Electric Co <Ge> | 勾配増幅器装置 |
| JP2016021980A (ja) * | 2014-07-16 | 2016-02-08 | 株式会社東芝 | コイル駆動装置および磁気共鳴イメージング装置 |
| CN107533118A (zh) * | 2015-04-13 | 2018-01-02 | 海珀菲纳研究股份有限公司 | 磁线圈供电方法和装置 |
-
1992
- 1992-03-12 JP JP4053394A patent/JPH05253206A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09276251A (ja) * | 1995-12-29 | 1997-10-28 | General Electric Co <Ge> | 勾配増幅器装置 |
| JP2016021980A (ja) * | 2014-07-16 | 2016-02-08 | 株式会社東芝 | コイル駆動装置および磁気共鳴イメージング装置 |
| CN107533118A (zh) * | 2015-04-13 | 2018-01-02 | 海珀菲纳研究股份有限公司 | 磁线圈供电方法和装置 |
| JP2018511420A (ja) * | 2015-04-13 | 2018-04-26 | ハイパーファイン リサーチ，インコーポレイテッド | 磁気コイル電力方法および装置 |
| US10989776B2 (en) | 2015-04-13 | 2021-04-27 | Hyperfine Research, Inc. | Magnetic coil power methods and apparatus |
| US11041922B2 (en) | 2015-04-13 | 2021-06-22 | Hyperfine Research, Inc. | Magnetic coil power methods and apparatus |
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