JPH05257805A

JPH05257805A - キャッシュメモリ制御方式

Info

Publication number: JPH05257805A
Application number: JP4274029A
Authority: JP
Inventors: Ryuichi Hattori; 隆一服部; Yukihiro Seki; 行宏関
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-01-14
Filing date: 1992-10-13
Publication date: 1993-10-08

Abstract

(57)【要約】【目的】キャッシュメモリを用いた従来のシステムにお
いて、キャッシュメモリを内蔵したＣＰＵを適用する場
合に簡易な回路の追加によって、ＣＰＵ以外のバスマス
タが主メモリの内容を書きかえた場合に、ＣＰＵ内蔵の
キャッシュメモリの保持データ内容と主メモリの記憶内
容とが不一致を生じないようにすること。【構成】キャッシュメモリを内蔵するＣＰＵと、外付け
のキャッシュコントローラと、主メモリと、バスマスク
とを有する情報処理装置において、バスマスタから主メ
モリに対して書き込み動作があった場合には、ＣＰＵ内
臓のキャッシュメモリの全ての保持データを無効化する
手段を備えた。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パーソナルコンピュー
タやワークステーション及びワードプロセッサ等の小形
情報処理機器に好適なキャッシュメモリ制御方式に関す
る。

【０００２】

【従来の技術】パーソナルコンピュータ等の小形情報処
理機器の分野では、主記憶装置として集積度及び価格な
どの点からダイナミックメモリ（以下ＤＲＡＭと略
す。）が広く用いられている。ところでダイナミックメ
モリにはアクセス速度が遅いという欠点があり、これを
補うために一般にキャッシュメモリと呼ばれる高速記憶
が使われている。キャッシュメモリはマイクロプロセッ
サ（以下ＣＰＵと略す。）と主メモリの中間に位置し、
主メモリの記憶内容の一部のコピーを保持する高速記憶
である。

【０００３】図７に従来のキャッシュメモリを有する情
報処理装置のブロック図の一例を示す。図７において、
まずキャッシュメモリ２へのデータの取り込みは以下の
ように動作する。ＣＰＵ１がアクセスアドレスをアドレ
スバス９、アドレスゲート７及びホストアドレスバス１
１を通じてシステムバス１２へ出力する。メモリコント
ローラ５は主メモリ制御信号２１を用いて主メモリ６を
制御し、メモリバス２２を通じてシステムバス１２上の
アドレスのデータをシステムバス１２へ出力する。ＣＰ
Ｕはホストデータバス１４、データバッファ８及びデー
タバス１０を通じてシステムバス１２のデータを取り込
む。この時、同時にキャッシュコントローラ３はアドレ
スバス９上のアドレスを取り込み、続いてキャッシュ制
御信号１５を用いて、データバス１０上のデータをキャ
ッシュメモリ２に取り込む。このようにしてキャッシュ
メモリ２は主メモリ６の記憶内容のコピーを保持する。

【０００４】一般にキャッシュメモリは主メモリに比べ
て容量が小さいため、主メモリの記憶内容のすべてのコ
ピーを保持することはできない。このため、キャッシュ
メモリの内容を更新する様々な方式や、主メモリのアド
レスとキャッシュメモリの記憶場所との対応付け方法な
どがあるがここでは省略する。

【０００５】次にＣＰＵが同じアドレスをリードする場
合は以下のように動作する。図７においてまずキャッシ
ュコントローラ３はＣＰＵ１が出力するアドレスバス９
上のアクセスアドレスと前記取り込んだアドレスとを比
較して、一致するものがある場合にはキャッシュメモリ
２の保持するデータのうち、上記アドレスに該当するデ
ータをデータバス１０に出力する。この時キャッシュコ
ントローラ３はデータバッファ制御信号１９を用いてデ
ータバッファ８を制御し、システムバス１２上のデータ
がデータバス１０へ出力されないようにする。

【０００６】このように一旦キャッシュメモリにデータ
を取り込んだ後は、同じアドレスのデータに対しては主
メモリをアクセスする必要が無く、キャッシュメモリか
ら高速にデータを読みだすことができる。ところで、こ
のようにキャッシュメモリを用いるためには、主メモリ
の記憶内容とそのアドレスに対応してキャッシュメモリ
が保持する上記記憶内容のコピーとが常に一致している
必要がある。もし一致していない場合には、ＣＰＵはキ
ャッシュメモリから誤ったデータを読み込んでしまい、
以後システムは正常な動作ができなくなる。このためキ
ャッシュコントローラはシステムバスを監視し、ＣＰＵ
以外のバスマスタから主メモリに対して書き込み動作が
あったときには、主メモリのアドレスに該当するキャッ
シュメモリの記憶データを無効化するのが一般的であ
る。これをバススヌープ動作とよぶ。

【０００７】例えば図７においてダイレクトメモリアク
セスコントローラ（以下ＤＭＡＣと略す。）が主メモリ
６に対して書き込み動作を行う場合には、まずＤＭＡＣ
４はキャッシュコントローラ３に対してバス要求信号１
６を出力する。これに対してキャッシュコントローラ３
はバス開放信号１７を送出し、同時にアドレスゲート７
およびデータバッファ８を制御してシステムバス１２を
開放する。ＤＭＡＣ４はＤＭＡアドレスバス１３を通じ
てシステムバス１２へＤＭＡアドレスを出力し、メモリ
コントローラ５に対してメモリ書き込み信号２０を出力
する。メモリコントローラ５は前記ＣＰＵ１からのアク
セスと同様に主メモリ６を制御し、システムバス１２上
のデータを主メモリ６のＤＭＡアドレスに書き込む。こ
の時キャッシュコントローラ３はシステムバス１２を監
視し、ＤＭＡＣ４がメモリ書き込み信号２０を出力する
と、システムバス１２上のＤＭＡアドレスに該当するキ
ャッシュメモリ２の保持データを無効化する。このよう
にしてキャッシュコントローラ３はバススヌープ動作を
行い、主メモリ６とキャッシュメモリ２とのデータの一
致性を保持する。

【０００８】実際のシステムにはこの他にＣＰＵ１から
のバスサイクル起動信号や、終了信号等のコマンド信号
や、リフレッシュ動作を行うための回路などがあるが、
本発明の本質には関係ないのでここでは省略する。

【０００９】またシステムによっては、上記ＤＭＡＣの
ようなバスマスタや上記システムバスをコントロールす
るバスコントローラが、上記バススヌープ動作に必要な
アドレス情報を取り込むためのアドレスストローブ信号
を前記キャッシュコントローラに対して直接出力する場
合もある。その場合には、前記キャッシュコントローラ
が前記バス解放信号を出力し、システムバスを解放した
後に上記バスコントローラ等が、ＤＭＡアドレスをシス
テムバスに出力した後にアドレスストローブ信号を出力
する。

【００１０】なおキャッシュメモリ制御に関する一般的
な公知例としては特開平２−３７４４６公報、特開平２
−７２４４９公報などが挙げられる、またバススヌープ
動作を行うキャッシュコントローラとしては、例えば米
国ｉｎｔｅｌ社の 82385 キャッシュコントローラー等
があり、米国インテル社のマニュアル 82385 HIGH PERF
ORMANCE 32-BIT CACHE CONTROLLER (１９８８年１０月
発行）７ページ、１９ページ、４４ページに記載されて
いる。

【００１１】バススヌープ動作に必要なアドレスストロ
ーブ信号を出力するバスコントローラとしては例えば、
米国インテル社のマニュアル 82358 EISA BUS CONTROLL
ER(EBC) （１９９０年２月発行）１０４ページ、１０８
ページ、１３３〜１８９ページに記載されている。

【００１２】また近年マイクロプロセッサーの高集積化
が進み、例えば米国インテル社のＣＰＵｉ４８６TM 等
のようにキャッシュメモリ及びキャッシュコントローラ
をチップ上に搭載したものも現れた。このようなキャッ
シュメモリ内蔵ＣＰＵを用いたシステムにおいても、前
記述べたように主メモリの記憶内容とキャッシュメモリ
が保持しているデータとの間で内容の一致性を保つた
め、バススヌープ動作を行なう必要がある。一般にこの
ようなキャッシュメモリ内蔵のＣＰＵは、内蔵キャッシ
ュメモリを制御するためのキャッシュイネーブル信号
や、内蔵キャッシュメモリの全ての保持データを無効化
する（これをフラッシュと呼ぶ）ことが出来るフラッシ
ュ信号、およびバススヌープのためのアドレスストロー
ブ信号などを備えている。

【００１３】キャッシュメモリを内蔵するＣＰＵとして
は、例えば米国ｉｎｔｅｌ社のマニュアル i486 TM MIC
ROPROCESSOR （１９８９年１１月発行）７３ペ−ジから
７７ページに記載されている。

【００１４】ところでインテル社のｉ４８６は上記述べ
たようにキャッシュメモリを内蔵するほか、高速にデー
タをリードするためのバーストリードサイクルを備える
など、従来の８０３８６に対していくつかの機能が追加
されている。例えばＣＰＵに入力するクロック信号は、
従来の８０３８６にはＣＰＵの動作周波数の２倍の周波
数のクロック信号を入力する必要があったのに対して、
ｉ４８６では動作周波数と同一周波数のクロック信号を
入力してやれば良い。さらに、ＲＥＳＥＴ信号、ＬＯＣ
Ｋ信号など従来の８０３８６とは信号タイミングの規定
が変更されたり、８０３８６にはなかった信号が追加さ
れている。また動作周波数も高速化が図られ、従来の８
０３８６が最大３３ＭＨｚでしか動作しなかったのに対
し、最大５０ＭＨｚで動作可能なｉ４８６も発表されて
いる。５０ＭＨｚで動作可能なｉ４８６については、例
えば米国ｉｎｔｅｌ社のマニュアル i486 TM MICROPROC
ESSOR DATA BOOK （１９９１年６月発行:Order Number
240440-004 ）１ページから１９２ページに記載されて
いる。

【００１５】

【発明が解決しようとする課題】ところで上記述べたよ
うなキャッシュメモリ内蔵のＣＰＵを図７に示す従来の
回路のＣＰＵとして用いた場合には、以下に述べるよう
な問題が生じる。すなわち従来の方式にでは、主メモリ
の内容とそれに対応するキャッシュメモリの内容を一致
させるためのバススヌープ動作はキャッシュコントロー
ラのみが行なっており、ＣＰＵはシステムバスの内容を
監視していない。したがって、従来の方式においてキャ
ッシュメモリを内蔵したＣＰＵを用いた場合には、ＣＰ
Ｕにアドレス情報が入力されていないので、内蔵キャッ
シュメモリに対してバススヌープ動作を行なうことが出
来ず、主メモリの記憶内容とＣＰＵ上の保持データ内容
とが不一致を生じ、その結果システムが誤動作をするの
で問題となる。これを解決するためには、図７における
アドレスゲート７を双方向バッファとし、ＣＰＵ１に対
しバススヌープに必要なアドレス情報と制御信号を入力
する方法が考えられる。しかしこの方法は新たにシステ
ムを設計する場合には良いが、既にあるシステムのＣＰ
Ｕのみを変更する場合には適用出来ない。また新たにシ
ステムを設計する場合にも、従来片方向だったアドレス
ゲートを双方向にする必要、及びバススヌープに必要な
制御信号をＣＰＵに入力する必要があり、従来のシステ
ムに比べ物量が増すという問題点がある。

【００１６】以上述べてきたように、キャッシュメモリ
を内蔵するＣＰＵを従来のシステムのＣＰＵとして使用
する場合には、バススヌープ動作を行なうことが出来な
いため、ＣＰＵ以外のバスマスタから主メモリに対して
書き込みがあった場合に主メモリの記憶内容とＣＰＵ上
のキャッシュメモリの保持データの内容が不一致を生
じ、正しい動作が出来ないという問題がある。

【００１７】また、バススヌープ動作を行なうためにシ
ステムを設計し直す場合には、従来のシステムに比べて
物量が増えるという問題がある。

【００１８】本発明の目的は、キャッシュメモリを内蔵
するＣＰＵを従来のシステムに適用する際に、主メモリ
の記憶内容とＣＰＵ上のキャッシュメモリの保持データ
内容とが、不一致を生じないようにするキャッシュメモ
リ制御方式を提供することにある。

【００１９】本発明の他の目的は、キャッシュメモリを
内蔵するＣＰＵを用いたシステムにおいて、バススヌー
プに必要な物量を増加させることなく、かつ簡易にＣＰ
Ｕ上のキャッシュメモリと主メモリとの間でデータの不
一致が生じないようにするキャッシュメモリ制御方式を
提供することにある。

【００２０】ところで、従来の８０３８６ＣＰＵと８２
３８５キャッシュコントローラを用いたシステムにおい
て、８０３８６ＣＰＵに代えてキャッシュメモリを内蔵
するインテル社のｉ４８６を用いた場合、次のような問
題点が生じる。すなわちｉ４８６は従来の８０３８６に
対して前記述べたようにキャッシュメモリを内蔵する以
外にも、バーストリードサイクルの追加、最大動作周波
数が５０ＭＨｚまで高速化されているなど機能上の変更
点がある。さらに８２３８５キャッシュコントローラ
は、８０３８６インターフェースであり新たに追加され
たｉ４８６のバーストリードサイクルには対応していな
い。また８２３８５は３３ＭＨｚ以下でしか動作しない
ため８０３８６ＣＰＵを単純にｉ４８６に置き換えて８
２３８５キャッシュコントローラの信号をｉ４８６に接
続しただけでは、ｉ４８６を５０ＭＨｚで動作させた場
合に信号タイミングが異なる、などの問題が生じる。こ
のため上記システムではｉ４８６を最大３３ＭＨｚでし
か動作させることが出来ず、またバーストリードサイク
ルを行えないので、本来ｉ４８６が５０ＭＨｚで動作し
バーストリードサイクルを行った場合に比べて、性能低
下を招くという問題点がある。

【００２１】本発明の目的は、３３ＭＨｚ以下で動作す
るキャッシュコントローラ８２３８５およびＣＰＵ８０
３８６を用いた従来のシステムにおいて、８０３８６の
代わりにＣＰＵとしてｉ４８６を用いた場合に、ｉ４８
６を５０ＭＨｚで動作させることの出来るバス変換手段
を提供することにある。

【００２２】本発明の他の目的は、キャッシュコントロ
ーラ８２３８５およびＣＰＵ８０３８６を用いた従来の
システムにおいて、８０３８６の代わりにＣＰＵとして
５０ＭＨｚで動作するｉ４８６を用いた場合に、信号同
期化のロスを最小にするとともに、ｉ４８６のバースト
リードサイクルを動作させるための手段を提供すること
にある。

【００２３】本発明のさらに他の目的は、キャッシュコ
ントローラ８２３８５およびＣＰＵ８０３８６を用いた
従来のシステムにおいて、８０３８６の代わりにＣＰＵ
として５０ＭＨｚで動作するｉ４８６を用いた場合に、
主メモリの記憶内容とＣＰＵ上のキャッシュメモリの保
持データ内容とが、不一致を生じないようにするキャッ
シュメモリ制御方式を提供することにある。

【００２４】

【課題を解決するための手段】本発明は上記目的を達成
するために、キャッシュメモリ内蔵のＣＰＵ以外のバス
マスタから主メモリへ書き込みがあった場合にはこれを
検出し、ＣＰＵのフラッシュ信号を用いて内蔵キャッシ
ュメモリの内容を全て無効化するものである。

【００２５】また外付けキャッシュコントローラが他の
バスマスタからバス要求信号を受付け、バス開放信号を
出力した場合にはこれを検出し、ＣＰＵのフラッシュ信
号を用いて内蔵キャッシュメモリの記憶内容を全て無効
化するものである。

【００２６】さらに外付けキャッシュコントローラが他
のバスマスタからバス要求信号を受付け、バス開放信号
を出力した場合にはこれを検出し、かつリフレッシュサ
イクルを示す信号が出力されていない場合には、ＣＰＵ
のフラッシュ信号を用いて内蔵キャッシュメモリの記憶
内容を全て無効化するものである。

【００２７】さらにバスコントローラなどがバススヌー
プのためのアドレスストローブ信号などを出力した場合
にはこれを検出し、ＣＰＵ内蔵のキャッシュメモリの内
容を全て無効化するものである。

【００２８】また本発明はＣＰＵを周波数ｆ、外付けキ
ャッシュコントローラを含むＣＰＵ以外のシステムを周
波数ｆ／２でそれぞれ動作させ、周波数ｆのＣＰＵのサ
イクルを周波数ｆ／２の外付けキャッシュメモリのサイ
クルへと変換するものである。具体的にはバス変換回路
にてＣＰＵが出力する周波数ｆの信号を周波数ｆ／２の
信号へ、周波数ｆ／２の信号をＣＰＵの周波数ｆの信号
へと変換する手段を設けたものである。

【００２９】さらに本発明は、周波数ｆで動作するＣＰ
Ｕの１回のバーストリードサイクルをバス変換回路に
て、周波数ｆ／２で動作する外付けキャッシュコントロ
ーラの複数回のサイクルへと変換するものである。

【００３０】

【作用】ＣＰＵ以外のバスマスタから主メモリへ書き込
みがあった場合には、メモリコントローラへのメモリ書
き込み信号を検出し、フラッシュ信号を用いてＣＰＵ内
蔵のキャッシュメモリの内容を全て無効化するので、主
メモリの内容とそれに対応するＣＰＵ上のキャッシュメ
モリの保持データ内容が不一致を生じてシステムが誤動
作することがない。

【００３１】またキャッシュコントローラが出力するバ
ス開放信号を検出した場合には、フラッシュ信号を用い
てＣＰＵ内蔵のキャッシュメモリの内容を全て無効化す
るので、バス開放中に主メモリに書き込み動作があった
場合でも、主メモリの内容とそれに対応するＣＰＵ上の
キャッシュメモリの保持データ内容が不一致を生じてシ
ステムが誤動作することがない。

【００３２】またキャッシュコントローラが出力するバ
ス開放信号を検出し、かつリフレッシュサイクルを示す
信号が出力されていない場合には、フラッシュ信号を用
いてＣＰＵ内蔵のキャッシュメモリの内容を全て無効化
するので、バス開放中に主メモリにたいしてリフレッシ
ュ動作以外の書き込み動作があった場合でも、主メモリ
の内容とそれに対応するＣＰＵ上のキャッシュメモリの
保持データ内容が不一致を生じてシステムが誤動作する
ことがない。

【００３３】さらにバスコントローラが出力するアドレ
スストローブ信号を検出し、フラッシュ信号を用いてＣ
ＰＵ内蔵のキャッシュメモリの内容を全て無効化するの
で、バススヌープ動作の必要な場合にも、主メモリの内
容とそれに対応するＣＰＵ上のキャッシュメモリの保持
データ内容が不一致を生じてシステムが誤動作をするこ
とがない。

【００３４】またＣＰＵが周波数ｆで動作し、外付けキ
ャッシュコントローラなどのシステムはｆ／２で動作す
るので、５０ＭＨｚで動作するｉ４８６を用いたシステ
ムでも、外付けキャッシュコントローラを最大動作周波
数以下の２５ＭＨｚで動作させることにより、ｉ４８６
の性能を最大に引き出しかつ、ＣＰＵと周辺回路の周波
数比が２倍であるので同期化によるロスを最小にするこ
とができる。

【００３５】さらにｉ４８６が出力する周波数ｆのバー
ストリードサイクル起動信号とバーストサイクル信号、
およびキャッシュコントローラが出力するバス終了信号
とをバス変換回路にて検出し、１回のバーストリードサ
イクルを周波数ｆ／２の外付けキャッシュメモリの複数
回のサイクルに変換するので、バーストリード動作に対
応していない８２３８５キャッシュコントローラを用い
てｉ４８６のバーストリード動作を実現することができ
る。

【００３６】ＣＰＵ以外の周波数ｆ／２で動作するバス
マスタから主メモリへ書き込みがあった場合には、バス
変換回路にてメモリコントローラへの周波数ｆ／２のメ
モリ書き込み信号を検出し、周波数ｆのフラッシュ信号
を用いて周波数ｆで動作するＣＰＵ内蔵のキャッシュメ
モリの内容を全て無効化するので、主メモリの内容とそ
れに対応するＣＰＵ上のキャッシュメモリの保持データ
内容が不一致を生じてシステムが誤動作することがな
い。

【００３７】また、周波数ｆ／２で動作するキャッシュ
コントローラがバス開放信号を出力している間に周波数
ｆ／２で動作するバスマスタがメモリ書き込み信号を出
力した場合には、バス変換回路にてこれを検出し周波数
ｆのフラッシュ信号を用いて周波数ｆで動作するＣＰＵ
内蔵のキャッシュメモリの内容を全て無効化するので、
バス開放中に主メモリに書き込み動作があった場合で
も、主メモリの内容とそれに対応するＣＰＵ上のキャッ
シュメモリの保持データ内容が不一致を生じてシステム
が誤動作することがない。

【００３８】

【実施例】以下本発明の一実施例を図を用いて説明す
る。図１に示す第一の実施例においてＣＰＵ１０１はキ
ャッシュメモリ１０５を内蔵しており、内蔵キャッシュ
メモリ１０５のフラッシュのためのフラッシュ信号１０
４を有している。図１において、ＤＭＡＣ４から主メモ
リ６に対する書き込み動作は以下のように行われる。ま
ずＤＭＡＣ４はバス要求信号１６をキャッシュコントロ
ーラ３へ出力し、キャッシュコントローラ３はバス開放
信号１７を出力すると同時に、アドレスゲート制御信号
１８及びデータバッファ制御信号１９を用いてアドレス
ゲート７及びデータバッファ８を制御し、システムバス
１２を開放する。ＤＭＡＣ４はバス開放信号１７を受け
取ると、ＤＭＡアドレスバス１３を通じてＤＭＡアドレ
スをシステムバス１２へ出力し、同時にメモリ書き込み
信号２０を出力する。メモリコントローラ５はメモリ書
き込み信号２０を受け取ると、システムバス１２上のＤ
ＭＡアドレスに基づいてメモリ制御信号２１を出力し、
メモリバス２２を通じてシステムバス１２のデータを主
メモリ６に書き込む。書き込み終了後ＤＭＡＣ４はバス
要求信号１６の出力を止め、それに応じてキャッシュコ
ントローラ３はバス開放信号１７の出力を止めると同時
に、アドレスゲート７及びデータバッファ８を制御しバ
ス開放を終了する。上記動作において、キャッシュコン
トローラ３はメモリ書き込み信号２０が出力されると、
システムバス１２上のＤＭＡアドレスを入力し、対応す
るキャッシュメモリ２の保持データを無効化するバスス
ヌープ動作を行う。またバス開放信号１７とメモリ書き
込み信号２０とが同時に出力された場合に、ゲートａ１
０２およびゲートｂ１０３によってフラッシュ信号１０
４が出力され、ＣＰＵ１０１の内蔵キャッシュメモリ１
０５の全ての保持データを無効化する。実際のシステム
にはＣＰＵ１０１からのバスサイクル起動信号やバスサ
イクル終了信号、内蔵キャッシュ制御信号、リフレッシ
ュ動作を行なう回路などがあるが本発明の本質に関係な
いのでここでは省略する。

【００３９】次に図１に示す回路の動作を図２に示すタ
イムチャートを用いて説明する。図２において、図１に
おけるＤＭＡＣ４から主メモリ６への書き込みは、まず
時刻Ｔ１にＤＭＡＣ４がバス要求信号１６（ＨＯＬＤ）
を出力し、時刻Ｔ２にキャッシュコントローラ３がバス
開放信号１７（ＨＬＤＡ）を出力する。続いて時刻Ｔ３
にＤＭＡＣ４はＤＭＡアドレスバス１３にＤＭＡアドレ
スを出力し、さらに時刻Ｔ４にメモリ書き込み信号２０
（ＭＷＴＣ−Ｎ）を出力する。ゲートａ１０２とゲート
ｂ１０３はバス開放信号１７（ＨＬＤＡ）とメモリ書き
込み信号２０（ＭＷＴＣ−Ｎ）とからフラッシュ信号１
０４（ＦＬＵＳＨ−Ｎ）を生成し、ＣＰＵ１０１へ出力
する。ＣＰＵ１０１はフラッシュ信号１０４（ＦＬＵＳ
Ｈ−Ｎ）を入力すると、内蔵キャッシュメモリ１０５の
全ての保持内容を無効化する。その後時刻Ｔ６にＤＭＡ
Ｃ４はバス要求信号１６（ＨＯＬＤ）の出力を止め、時
刻Ｔ７にＤＭＡアドレス１３の出力も終了する。最後に
キャッシュコントローラ３がバス開放信号１７（ＨＬＤ
Ａ）の出力をやめ、サイクルを終了する。

【００４０】続いて図３に本発明の他の実施例のブロッ
ク図を示す。図３においてリフレッシュ信号１０７は、
主メモリ６に対してＤＲＡＭのリフレッシュサイクルを
起動する場合、またはリフレッシュ動作を要求する場合
に出力する信号である。リフレッシュサイクルとは、主
メモリの記憶素子に用いられているＤＲＡＭが揮発性メ
モリであるために、一定時間に最低一度は行なう必要が
ある記憶保持動作（これをリフレッシュと呼ぶ）のため
のサイクルである。リフレッシュサイクルでは主メモリ
６の内容は変化しないため、キャッシュメモリ２に対す
るバススヌープ動作は行なう必要がない。図２において
ＤＭＡＣ４から主メモリ６へ書き込み動作を行なう際、
バス開放信号１７が出力されかつリフレッシュ信号１０
７が出力されていない場合に、ゲートｃ１０６によって
フラッシュ信号１０４が生成され、ＣＰＵ１０１へ出力
される。ＣＰＵ１０１はフラッシュ信号１０４を入力す
ると、内蔵キャッシュメモリ１０５の保持データ内容を
すべて無効化する。図３の他の部分の動作については図
１と同様であるので、ここでは省略する。

【００４１】続いて図３の回路の動作を図４に示すタイ
ミングチャートを用いて説明する。図４において、時刻
Ｔ２に図３におけるキャッシュコントローラ３がバス開
放信号１７（ＨＬＤＡ）を出力する。この時リフレッシ
ュ信号２０（ＲＥＦＲＥＳＨ−Ｎ）が出力されていない
ので、フラッシュ信号１０４（ＦＬＵＳＨ−Ｎ）を出力
する。もし、この時リフレッシュ信号１０４（ＲＥＦＲ
ＥＳＨ−Ｎ）が出力されていると、上記述べたようにリ
フレッシュサイクルではバススヌープ動作が必要ないの
で、フラッシュ信号１０４（ＦＬＵＳＨ−Ｎ）を出力し
ない。その後時刻Ｔ８にキャッシュコントローラ３がバ
ス開放信号１７（ＨＬＤＡ）の出力をやめ、それによっ
てフラッシュ信号１０４（ＦＬＵＳＨ−Ｎ）の出力も終
了する。図４における他の動作は図２と同一であるので
ここでは省略する。

【００４２】続いて図５に本発明のさらに他の実施例の
ブロック図を示す。図５においてバスマスタ１０８が主
メモリ６へ書き込み動作を行なう際、キャッシュコント
ローラ３からバス開放信号１７を受け取ると、ＤＭＡア
ドレスバス１３にアドレスを出力すると同時にメモリ書
き込み信号２０を出力し、さらにキャッシュコントロー
ラ３に対してアドレスストローブ信号１０９（ＨＳＳＴ
ＲＢ−Ｎ）を出力する。キャッシュコントローラ３はア
ドレスストローブ信号１０９を入力すると、システムバ
ス１２上のアドレス情報をもとにバススヌープ動作を行
なう。これと同時にゲートｄ１１０がアドレスストロー
ブ信号１０９（ＨＳＳＴＲＢ−Ｎ）からフラッシュ信号
１０４（ＦＬＵＳＨ−Ｎ）を作成しＣＰＵ１０１へ出力
して、内蔵キャッシュメモリ１０５の保持データ内容を
すべて無効化する。図５の他の部分の動作については図
１と同様であるので、ここでは省略する。

【００４３】続いて図５の回路の動作を図６に示すタイ
ミングチャートを用いて説明する。図６において、時刻
Ｔ２に図３におけるキャッシュコントローラ３がバス開
放信号１７（ＨＬＤＡ）を出力し、時刻Ｔ３にバスマス
タ１０８がＤＭＡアドレス１３を出力する。その後時刻
Ｔ９にアドレスストローブ信号１０９（ＨＳＳＴＲＢ−
Ｎ）をキャッシュコントローラ３に対して出力する。同
時にゲートｄ１１０がフラッシュ信号１０４（ＦＬＵＳ
Ｈ−Ｎ）をＣＰＵ１０１へ出力し、内蔵キャッシュメリ
１０５の保持データを無効化する。図４における他の動
作は図２と同一であるのでここでは省略する。

【００４４】さらに図８にＣＰＵとして５０ＭＨｚで動
作する米国インテル社のｉ４８６，キャッシュコントロ
ーラに３３ＭＨｚまで動作可能な同じくインテル社の８
２３８５を用いた他の実施例を示す。図８においてｉ４
８６ＣＰＵ２０１およびバス変換回路２０２は、クロッ
ク生成部２１１が出力する５０ＭＨｚクロック２１３に
同期して動作する。また８２３８５キャッシュコントロ
ーラ３およびメモリコントローラ５は、５０ＭＨｚクロ
ック２１３をクロック分周回路２１２にて２分周した２
５ＭＨｚクロック２１４に同期して動作する。図８に示
す実施例の動作を図９及び図１０に示すタイミングチャ
ートを用いて説明する。まず図９にバーストサイクルで
はない、通常のバスサイクルの一例を示す。まず時刻Ｔ
１０においてｉ４８６ＣＰＵ２０１は５０ＭＨｚクロッ
ク２１２に同期してバス起動信号ａ２０３（ＡＤＳ−
Ｎ；負論理出力）を出力し、続いて時刻Ｔ１１にバース
ト信号２０５（ＢＬＡＳＴ−Ｎ；負論理出力）をハイレ
ベルに出力して通常のバスサイクルを開始する。バス変
換回路２０２はバス起動信号ａ２０３がローレベルにな
ったのを検出し、時刻Ｔ１１から２５ＭＨｚクロック２
１４に同期してバス起動信号ｂ２０６（負論理出力）を
８２３８５キャッシュコントローラ３へ出力する。８２
３８５キャッシュコントローラ３はｉ４８６ＣＰＵ２０
１の出力するステータス信号（図中では省略する）に応
じて所定のメモリサイクル、ｉ／ｏサイクル等のバスサ
イクルを実行して、バスサイクル終了後の時刻Ｔ１３に
２５ＭＨｚクロック２１４に同期してバス終了信号ｂ２
０８（負論理出力）を時刻Ｔ１５まで出力する。バス変
換回路２０２はバス終了信号ｂ２０８を検出すると、時
刻Ｔ１４から５０ＭＨｚクロック２１２に同期してバス
終了信号ａ２０４（ＢＲＤＹ−Ｎ；負論理出力）を出力
しｉ４８６ＣＰＵ２０１のバスサイクルを終了する。図
８の他の部分の動作については図１、図３などと同様で
あるのでここでは省略する。

【００４５】続いて図８に示す実施例のバーストサイク
ル動作を図１０に示すタイミングチャートを用いて説明
する。図１０において時刻Ｔ１０にｉ４８６ＣＰＵ２０
１がバス起動信号ａ２０を出力し、続いて時刻Ｔ１１に
バースト信号２０５をローレベルに出力してバーストサ
イクルを起動する。図９と同様にｉ４８６ＣＰＵ２０１
がバーストサイクルを起動した後、バス変換回路２０２
が時刻Ｔ１１に８２３８５キャッシュコントローラ３に
バスサイクルを起動し、８２３８５キャッシュコントロ
ーラ３が時刻Ｔ１３にバス終了信号ｂ２０８を出力す
る。ここで時刻Ｔ１４にバースト信号２０５がローレベ
ルに出力されている場合には、バス変換回路２０２にて
これを検出し時刻Ｔ１５にバス起動信号ｂ２０６を出力
し、８２３８５キャッシュコントローラ３にバスサイク
ルを起動する。バーストサイクルでは、ｉ４８６ＣＰＵ
２０１がバースト信号２０５をハイレベルに出力するま
で、バス変換回路２０２がバス起動信号ｂ２０６（負論
理出力）を８２３８５キャッシュコントローラ３へ出力
してバスサイクルを繰返し起動する。その後時刻Ｔ１７
に８２３８５キャッシュコントローラ３がバス終了信号
ｂ２０８を出力し、バス変換回路２０２が時刻Ｔ１８に
バス終了信号ａ２０４を出力して時刻Ｔ１９にｉ４８６
ＣＰＵ２０１がバースト信号２０５をハイレベルに出力
していると、そこでバーストサイクルを終了する。

【００４６】次に図１１にＣＰＵとして５０ＭＨｚで動
作する米国インテル社のｉ４８６，キャッシュコントロ
ーラに２５ＭＨｚで動作するインテル社の８２３８５を
用いたさらに他の実施例を示す。図１０においてバスマ
スタであるＤＭＡＣ４がメモリコントローラ５に対し
て、メモリ書き込み信号２０（負論理出力）を出力して
メモリ書き込みを行なうと、バス変換回路２０２はメモ
リ書き込み信号２０がローレベルに出力されたことを検
出して、５０ＭＨｚクロック２１３に同期してフラッシ
ュ信号１０４（負論理出力）を出力してｉ４８６ＣＰＵ
２０１の内蔵キャッシュメモリを無効化する。次に図１
２に示すタイミングチャートを用いて図１１の動作を説
明する。まず時刻Ｔ４にＤＭＡＣがメモリ書き込み信号
２０（ＭＷＴＣ−Ｎ；負論理出力）を出力する。すると
バス変換回路２０２は時刻Ｔ２０に５０ＭＨｚクロック
信号２１３に同期してフラッシュ信号１０４（ＦＬＵＳ
Ｈ−Ｎ；負論理出力）を出力する。フラッシュ信号１０
４を出力するタイミングは５０ＭＨｚクロック信号２１
３に同期していれば、メモリ書き込み信号２０が出力さ
れている期間中のいつでも良く、実施例に示されるタイ
ミングに限られるものではない。さらにフラッシュ信号
１０４の出力期間はメモリ書き込み信号２０の出力期間
中であれば、５０ＭＨｚクロック２１３の１クロック長
の整数倍であれば良く、実施例の出力期間に限られるも
のではない。また図１１に示す実施例の他の部分の動作
は図１、図３、図８などと同様であるのでここでは省略
する。

【００４７】次に図１３にＣＰＵとして５０ＭＨｚで動
作する米国インテル社のｉ４８６，キャッシュコントロ
ーラに３３ＭＨｚまで動作可能な同じくインテル社の８
２３８５を用いたさらに他の実施例を示す。図１４に示
すタイミングチャートを用いて図１３に示す実施例の動
作を説明する。ＤＭＡＣ４は時刻Ｔ１にバス要求信号１
６（ＨＯＬＤ；正論理出力）を出力してバス使用権を要
求する、これに対して８２３８５キャッシュコントロー
ラ３は時刻Ｔ２にバス開放信号１７（ＨＬＤＡ；正論理
出力）をハイレベルに出力しシステムバスを開放する。
続いて時刻Ｔ４にＤＭＡＣ４がメモリ書き込み信号２０
を出力すると、バス変換回路２０２はバス開放信号１７
とメモリ書き込み信号２０とが同時に出力されているこ
とを検出し、５０ＭＨｚクロック２１３に同期してフラ
ッシュ信号１０４（負論理出力）を出力してｉ４８６Ｃ
ＰＵ２０１の内蔵キャッシュメモリを無効化する。フラ
ッシュ信号１０４を出力するタイミングは５０ＭＨｚク
ロック信号２１３に同期していれば、バス開放信号１７
およびメモリ書き込み信号２０が同時に出力されている
期間中のいつでも良く、実施例に示されるタイミングに
限られるものではない。さらにフラッシュ信号１０４の
出力期間はバス開放信号１７及びメモリ書き込み信号２
０の出力期間中であれば、５０ＭＨｚクロック２１３の
１クロック長の整数倍であれば良く、実施例の出力期間
に限られるものではない。また図１３に示す実施例の他
の部分の動作については図１、図３、図８などと同様で
あるのでここでは省略する。

【００４８】

【発明の効果】以上述べてきたように本発明によれば、
従来のキャッシュメモリを有するシステムにおいてキャ
ッシュメモリ内蔵のＣＰＵを用いる場合に、簡単な回路
の追加によって、ＣＰＵ以外のバスマスタから主メモリ
に書き込みがあった場合にも、主メモリの内容とＣＰＵ
内蔵キャッシュメモリの保持するデータとの間で内容の
不一致が生じることを防ぐことが出来る。

【００４９】またキャッシュメモリ内蔵のＣＰＵを用い
てシステムを構成する場合に、大きく物量を増加させる
ことなく、かつ主メモリの内容とＣＰＵ内蔵キャッシュ
メモリの保持するデータとの間で内容の不一致が生じる
ことを防ぐことが出来る。

【００５０】さらにｉ４８６ＣＰＵと８２３８５キャッ
シュコントローラを組み合わせたシステムにおいて、ｉ
４８６のバーストリードサイクル動作を実現できる。

【００５１】さらに周波数ｆで動作するｉ４８６ＣＰＵ
と、周波数ｆ／２で動作する８２３８５キャッシュコン
トローラを組み合わせたシステムにおいて、主メモリの
内容とｉ４８６内蔵のキャッシュメモリが保持するデー
タとの間で内容の不一致が生じることを防ぐことが出来
る。

【図面の簡単な説明】

【図１】本発明の第一の実施例を示すブロック図であ
る。。

【図２】第一の実施例の動作を表すタイミングチャート
である。

【図３】本発明の第二の実施例を示すブロック図であ
る。

【図４】第二の実施例の動作を表すタイミングチャート
である。

【図５】本発明の第三の実施例を示すブロック図であ
る。

【図６】第三の実施例の動作を表すタイミングチャート
である。

【図７】従来のキャッシュメモリ制御方式を表すブロッ
ク図である。

【図８】本発明の第四の実施例を示すブロック図であ
る。

【図９】第四の実施例の動作を表すタイミングチャート
である。

【図１０】第四の実施例の動作を表す他のタイミングチ
ャートである。

【図１１】本発明の第五の実施例を示すブロック図であ
る。

【図１２】第五の実施例の動作を表すタイミングチャー
トである。

【図１３】本発明の第六の実施例を示すブロック図であ
る。

【図１４】第六の実施例の動作を表すタイミングチャー
トである。

【符号の説明】

１…ＣＰＵ、２…キャッシュメモリ、３…キャッシュコントローラ、４…ＤＭＡＣ、５…メモリコントローラ、６…主メモリ、７…アドレスゲート、８…データバッファ、９…アドレスバス、１０…データバス、１１…ホストアドレスバス、１２…システムバス、１３…ＤＭＡアドレスバス、１４…ホストデータバス、１５…キャッシュ制御信号、１６…バス要求信号（ＨＯＬＤ）、１７…バス開放信号（ＨＬＤＡ）、１８…アドレスゲート制御信号、１９…データバッファ制御信号、２０…メモリ書き込み信号、２１…メモリ制御信号、２２…メモリデータバス、１０１…ＣＰＵ、１０２…ゲートａ、１０３…ゲートｂ、１０４…フラッシュ信号、１０５…内蔵キャッシュメモリ、１０６…ゲートｃ、１０７…リフレッシュ信号、１０８…バスマスタ、１０９…アドレスストローブ信号、１１０…ゲートｄ、２０１…ｉ４８６ＣＰＵ、２０２…バス変換回路、２０３…バス起動信号ａ、２０４…バス終了信号ａ、２０５…バースト信号、２０６…バス起動信号ｂ、２０８…バス終了信号ｂ、２０９…リフレッシュ信号、２１１…クロック生成部、２１２…クロック分周回路、２１３…５０ＭＨｚクロック、２１４…２５ＭＨｚクロック。

Claims

【特許請求の範囲】

【請求項１】キャッシュメモリを内蔵するＣＰＵを用い
た情報処理装置において、ＣＰＵ以外のバスマスタから
主メモリに書き込み動作があった場合には、ＣＰＵの内
蔵キャッシュメモリの全ての保持データを無効化するこ
とを特徴とするキャッシュメモリ制御方式。
【請求項２】キャッシュメモリを内蔵するＣＰＵと、外
付けのキャッシュコントローラと、主メモリと、バスマ
スタとを有する情報処理装置において、前記バスマスタ
から前記主メモリに対して書き込み動作があった場合に
は、ＣＰＵ内蔵のキャッシュメモリの全ての保持データ
を無効化する手段を備えたことを特徴とするキャッシュ
メモリメモリ制御方式。
【請求項３】請求項２に記載のバスマスタはＤＭＡコン
トローラであることを特徴とするキャッシュメモリ制御
方式。
【請求項４】請求項２に記載の情報処理装置において、
前記キャッシュコントローラが前記バスマスタに対しバ
ス開放信号を出力した場合には、前記ＣＰＵ内蔵のキャ
ッシュメモリの全ての保持データを無効化する手段を備
えたことを特徴とするキャッシュメモリ制御方式。
【請求項５】請求項４に記載のバスマスタはＤＭＡコン
トローラであることを特徴とするキャッシュメモリ制御
方式。
【請求項６】キャッシュメモリを内蔵するＣＰＵと、外
付けのキャッシュコントローラと、バスコントローラと
を有する情報処理装置において、前記バスコントローラ
が前記キャッシュコントローラに対しアドレスストロー
ブ信号を出力した場合には、ＣＰＵの内蔵キャッシュメ
モリの全ての保持データを無効化することを特徴とする
キャッシュメモリ制御方式。
【請求項７】周波数ｆで動作するキャッシュメモリを内
蔵するＣＰＵと、周波数ｆ／２で動作する外付けキャッ
シュメモリとを用いた情報処理装置において、ＣＰＵの
１回のバーストリードサイクルを複数回のキャッシュメ
モリへのリードサイクルに分割する手段を備えたことを
特徴とするキャッシュメモリ制御方式。
【請求項８】周波数ｆで動作するキャッシュメモリを内
蔵するＣＰＵと、周波数ｆ／２で動作する外付けのキャ
ッシュコントローラと、主メモリと、バスマスタとを有
する情報処理装置において、前記バスマスタから前記主
メモリに対して書き込み動作があった場合には、ＣＰＵ
内蔵のキャッシュメモリの全ての保持データを無効化す
る手段を備えたことを特徴とするキャッシュメモリ制御
方式。
【請求項９】請求項８に記載のバスマスタはＤＭＡコン
トローラであることを特徴とするキャッシュメモリ制御
方式。
【請求項１０】請求項８に記載の情報処理装置におい
て、前記キャッシュコントローラが前記バスマスタに対
しバス開放信号を出力した場合には、前記ＣＰＵ内蔵の
キャッシュメモリの全ての保持データを無効化する手段
を備えたことを特徴とするキャッシュメモリ制御方式。
【請求項１１】請求項１０に記載のバスマスタはＤＭＡ
コントローラであることを特徴とするキャッシュメモリ
制御方式。
【請求項１２】周波数ｆで動作するキャッシュメモリを
内蔵するＣＰＵと、周波数ｆ／２で動作する外付けのキ
ャッシュコントローラと、周波数ｆ／２で動作するバス
コントローラとを有する情報処理装置において、前記バ
スコントローラが前記キャッシュコントローラに対しア
ドレスストローブ信号を出力した場合には、ＣＰＵの内
蔵キャッシュメモリの全ての保持データを無効化するこ
とを特徴とするキャッシュメモリ制御方式。