JPH05257864A - 直接メモリアクセス装置 - Google Patents

Abstract

(57)【要約】 【目的】 メモリ上に一連のデータが不連続な複数のブ
ロックに分れて記憶されている場合に、このメモリから
所定の転送先装置へのＤＭＡ転送を効率化する。 【構成】 メモリ上に格納されているデータ３０２のブ
ロックに管理情報３０３を付与する。管理情報３０３
は、次にＤＭＡにより読み込むべきブロックの先頭番地
を示している。データ３０２であるか管理情報３０３で
あるかはその先頭ビット３０４によって識別する。ＤＭ
Ａは、ＣＰＵからのＤＭＡ転送指令に応じてメモリ上か
らこのデータを読み出し、管理情報３０３に基づき次に
読み込むべきブロックの先頭番地を判別する。 【効果】 ＣＰＵによる１回のＤＭＡ転送指令により不
連続な複数のブロックに分れて記憶されているデータ３
０２をＤＭＡ転送することが可能になり、ＤＭＡの起動
回数が減少するためＤＭＡ転送効率が向上する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリ上に記憶されて
いる直接アクセスしてデータを転送することが可能な直
接メモリアクセス装置（ＤＭＡ）の改良に関する。

【０００２】

【従来の技術】従来から、コンピュータ等のデータ処理
装置においてＤＭＡが用いられている。図３には、ＤＭ
Ａを備えたデータ処理装置の構成が示されている。

【０００３】この図に示される装置は、メモリ１０１、
Ｉ／Ｏ１０２、ＣＰＵ１０３及びＤＭＡ１０５をバス１
０４により接続した構成である。ＣＰＵ１０３がメモリ
１０１上のデータをＩ／Ｏ１０２を介して外部の転送先
装置に転送しようとする場合、ＣＰＵ１０３はＤＭＡ１
０５に対しＤＭＡ転送を行う旨の指令を発し、ＤＭＡ１
０５はこの指令に応じてメモリ１０１上のデータをＩ／
Ｏ１０２に書き込む。すなわち、ＤＭＡ１０５はメモリ
１０１を直接アクセスし、Ｉ／Ｏ１０２を介して外部の
転送先装置にこのデータを転送する。ＤＭＡ１０５は、
従って、メモリ１０１対Ｉ／Ｏ１０２の間でのデータの
転送を実行するものであり、また、メモリ１０１を複数
個備えている場合にはメモリ１０１対メモリ１０１の転
送を実現するものである。

【０００４】

【発明が解決しようとする課題】このように、従来のデ
ータ処理装置によれば、ＤＭＡ１０５を用いることによ
りＣＰＵ１０３の負担が軽減され、外部装置へ高速に大
量のデータ転送を行うことが可能である。しかし、メモ
リ上に一連のデータが不連続な複数のブロックに分れて
記憶されている場合、これをＤＭＡ転送しようとする
と、ＣＰＵが各ブロックごとに指令を発しなければなら
ない。すなわち、ＣＰＵがＤＭＡをブロックの個数だけ
起動しなければならず、ＤＭＡ転送の効率が低下してし
まう。

【０００５】今、従来におけるＤＭＡ転送効率は、次の
式によって求めることができる。

【０００６】

【数１】 この式に現れる変数のうち、Ｄ及びＢが転送効率Ａを下
げる原因となっている。例えば１ワードあたり（１ワー
ド＝ＤＭＡが転送を行う最小単位のデータ）の転送時間
を１とした場合、ＤＭＡを起動するために要する時間は
１０、ＣＰＵがデータブロックの順序を求める時間を３
０とすることができる。この場合に、１００ワードを転
送するために要する時間は、転送すべきデータが格納さ
れているブロック数を変えて計算すると、次の表のよう
になる。

【０００７】

【表１】 すなわち、データブロックの大きさが小さく、またデー
タブロックの個数が多いほど、ＤＭＡ転送効率Ａが下が
ってしまう。

【０００８】本発明は、このような問題点を解決するこ
とを課題としてなされたものであり、一連のデータがメ
モリ上において不連続な複数のブロックに分れて記憶さ
れている場合でも、これらのブロックに係るデータをＤ
ＭＡ転送により外部装置に効率良く転送することが可能
な装置を提供することを目的とする。

【０００９】

【課題を解決するための手段】このような目的を達成す
るために、本発明のＤＭＡは、プロセッサからの指令に
応じメモリからデータを直接に読み込む手段と、データ
を転送先装置に書き込む手段と、メモリに記憶されてい
るデータにブロック単位で付与されている管理情報に基
づいて当該ブロックに続いて読み込むべきブロックを判
別し、判別結果に基づいてデータの読込み動作を制御す
ることにより、不連続な複数のブロックに分れて記憶さ
れているデータの読込みを管理する手段と、を備えるこ
とを特徴とする。

【００１０】また、本発明のデータ処理装置は、一連の
データを不連続な複数のブロックに分けて記憶すること
が可能であるとともに、これら不連続な複数のブロック
に付与され続いて読み込むべきブロックを示す管理情報
を記憶するメモリと、メモリ上のデータを転送先装置に
転送すべき旨の指令を発するプロセッサと、メモリに不
連続な複数のブロックに分れて記憶されている一連のデ
ータを、プロセッサからの１回の指令に応じて転送先装
置に転送する本発明のＤＭＡと、を備えることを特徴と
する。

【００１１】

【作用】本発明のＤＭＡにおいては、管理手段によって
管理情報に基づく判別が実行される。メモリに一連のデ
ータが不連続な複数のブロックに分れて記憶されている
場合、この判別によってあるブロックに続いて読み込む
べきブロックが判別される。さらに管理手段は、この判
別結果に基づいてデータの読込み動作を制御する。従っ
て、一連のデータがメモリ上において不連続な複数のブ
ロックに分れて記憶されている場合であっても、１回の
ＤＭＡ転送指令によってこれらのデータを転送すること
が可能となり、ＤＭＡ転送効率が向上する。

【００１２】また、本発明のデータ処理装置において
も、同様の作用が得られる。

【００１３】

【実施例】以下、本発明の好適な実施例について図面に
基づき説明する。

【００１４】図１には、本発明の一実施例に係るＤＭＡ
２０１の構成が示されている。この図に示されるＤＭＡ
２０１は、データ読み込みブロック２０２、ＤＭＡ制御
ブロック２０３、データ書き込みブロック２０４から構
成されている。この図のＤＭＡ２０１は、図３に示され
るような構成を有するデータ処理装置に適用可能であ
る。

【００１５】データ読み込みブロック２０２は、メモリ
１０１上に書込まれているデータをＣＰＵ１０３からの
ＤＭＡ転送指令に応じて読み込むブロックである。ＤＭ
Ａ制御ブロック２０３は、データ読み込みブロック２０
２によって読み込まれたデータについて管理情報の判別
を行いつつデータ書き込みブロック２０４に当該データ
を出力する。データ書き込みブロック２０４は、データ
をＩ／Ｏ１０２に書き込むことにより所定の転送先装置
に転送する。

【００１６】ＤＭＡ制御ブロック２０３によって判別さ
れる対象となる管理情報は、図２に示されるように各ブ
ロックごとに付与されている情報３０３である。メモリ
１０１上にデータが書き込まれる際、図２に示されるよ
うに、複数の不連続なブロック３０１に分れて書き込ま
れ、その際、各ブロック３０１に、ｎ個のデータ３０２
に加え管理情報３０３が付与されるようにする。

【００１７】なお、データ３０２及び管理情報３０３の
先頭１ビット３０４はデータ３０２であるか管理情報３
０３であるかを示すビットである。ＤＭＡ制御ブロック
２０３は、メモリ１０１から読出した情報の先頭ビット
３０４が“０”である場合にはデータ３０２であると判
別し、“１”である場合には管理情報と判別して制御を
行う。ＤＭＡ制御ブロック２０３は、管理情報３０３と
してメモリ１０１に格納されている内容から、次に読み
込むべきブロックの先頭番地を知り、次のブロックに係
るデータの読出しを行う。

【００１８】本実施例におけるＤＭＡ転送効率Ａは、次
の式により求められる。

【００１９】

【数２】 すなわち、本実施例において上の式で求められるＤＭＡ
転送効率Ａは、ＤＭＡ２０１の起動回数が１回であるた
め、表２に示されるように従来に比べ著しく向上する。
例えば、転送ブロック数が２、１ブロックあたりのワー
ド数が５０の場合、従来６６．７％の転送効率であった
ものが８７．０％まで向上し、転送ブロック数が１０、
１ブロックあたりのワード数が１０である場合に従来２
１．３％であった転送効率が６４．５％まで向上する。

【００２０】

【表２】

【００２１】

【発明の効果】以上説明したように、本発明によれば、
メモリにデータを格納する際ブロック単位で管理情報を
付与し、この管理情報に基づいて次に読み込むべきブロ
ックを判別するようにしたため、ＤＭＡの起動回数が減
少し、転送効率が著しく向上する。

【図面の簡単な説明】

【図１】本発明の一実施例に係るＤＭＡの構成を示すブ
ロック図である。

【図２】この実施例におけるメモリ上のデータ記憶態様
を示す図である。

【図３】一般的なデータ処理装置の構成を示すブロック
図である。

【符号の説明】

１０１ メモリ １０２ Ｉ／Ｏ １０３ ＣＰＵ ２０１ ＤＭＡ ２０２ データ読み込みブロック ２０３ ＤＭＡ制御ブロック ２０４ データ書き込みブロック ３０１ ブロック ３０２ データ ３０３ 管理情報 ３０４ データ又は管理情報の先頭１ビット

───────────────────────────────────────────────────── フロントページの続き (72)発明者 石川 正司 東京都三鷹市下連雀五丁目１番１号 日本 無線株式会社内 (72)発明者 須藤 雄基 東京都三鷹市下連雀五丁目１番１号 日本 無線株式会社内

Claims (2)

【特許請求の範囲】
1. 【請求項１】 プロセッサからの指令に応じメモリから
   データを直接に読み込む手段と、 データを転送先装置に書き込む手段と、 メモリに記憶されているデータにブロック単位で付与さ
   れている管理情報に基づいて当該ブロックに続いて読み
   込むべきブロックを判別し、判別結果に基づいてデータ
   の読み込み動作を制御することにより、不連続な複数の
   ブロックに分れて記憶されているデータの読み込みを管
   理する手段と、 を備えることを特徴とする直接メモリアクセス装置。
2. 【請求項２】 一連のデータを不連続な複数のブロック
   に分けて記憶することが可能であると共に、これら不連
   続な複数のブロックに付与され続いて読み込むべきブロ
   ックを示す管理情報を記憶するメモリと、 メモリ上のデータを転送先装置に転送すべき旨の指令を
   発するプロセッサと、 メモリに不連続な複数のブロックに分かれて記憶されて
   いる一連のデータを、プロセッサからの１回の指令に応
   じて転送先装置に転送する請求項１記載の直接メモリア
   クセス装置と、 を備えることを特徴とするデータ処理装置。