JPH052584U - スナバ回路 - Google Patents
スナバ回路Info
- Publication number
- JPH052584U JPH052584U JP057186U JP5718691U JPH052584U JP H052584 U JPH052584 U JP H052584U JP 057186 U JP057186 U JP 057186U JP 5718691 U JP5718691 U JP 5718691U JP H052584 U JPH052584 U JP H052584U
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- JP
- Japan
- Prior art keywords
- switching element
- snubber circuit
- zener diode
- power supply
- voltage
- Prior art date
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- Pending
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- Power Conversion In General (AREA)
Abstract
(57)【要約】
【目的】 スイッチング素子を耐圧破壊から守ることが
でき、しかもロスの少ないスナバ回路を提供する。 【構成】 このスナバ回路10は、ツェナダイオード1
0aに抵抗10bを直列接続したものを、スイッチング
電源装置のスイッチング素子4に並列に接続して成る。
でき、しかもロスの少ないスナバ回路を提供する。 【構成】 このスナバ回路10は、ツェナダイオード1
0aに抵抗10bを直列接続したものを、スイッチング
電源装置のスイッチング素子4に並列に接続して成る。
Description
【0001】
この考案は、スイッチング電源装置のスナバ回路に関する。
【0002】
図3は、従来のスナバ回路を備えるスイッチング電源装置の一次側の回路の一 例を示す図である。
【0003】 トランス2の一次巻線2aに直列にスイッチング素子(この例ではMOSFE T)4を接続している。トランス2の二次巻線2b以降の回路およびスイッチン グ素子4の制御回路は任意であるので、ここではその図示を省略している。6は 平滑用のコンデンサである。
【0004】 上記トランス2には一般的に漏れインダクタンスが存在し、これにもエネルギ ーが蓄積されるが、この漏れインダクタンスは他の巻線と結合していない成分の ため、スイッチング素子4がオフした瞬間に大きな逆起電力が発生し、そのまま だと、スイッチング素子4の両端の電圧VDSに、図4中に破線で示すように、大 きなサージ分が重畳され、スイッチング素子4が破壊されてしまう。
【0005】 これを防ぐため従来は、一次巻線2aに並列に、ダイオード8a、コンデンサ 8bおよび抵抗8cから成るスナバ回路8を接続し、スイッチング素子4がオフ する瞬間に発生するサージ分をダイオード8aで整流してコンデンサ8bに一旦 蓄え、抵抗8cに消費させ、これによって図4中に実線で示すように、サージ分 をスイッチング素子4の耐圧以下に抑えるようにしている。
【0006】
ところが、上記スナバ回路では、サージ分のエネルギーを抵抗8cで消費させ てしまうため、ロスが多く、従ってスイッチング電源装置の電力変換効率を低下 させるという問題がある。
【0007】 そこでこの考案は、スイッチング素子を耐圧破壊から守ることができ、しかも ロスの少ないスナバ回路を提供することを主たる目的とする。
【0008】
上記目的を達成するため、この考案のスナバ回路は、ツェナダイオードに抵抗 を直列接続したものを、スイッチング電源装置のスイッチング素子に並列に接続 して成る。
【0009】
上記構成によれば、ツェナダイオードによって、そのツェナ電圧以上のサージ 電圧がスイッチング素子に印加されるのを防ぐことができ、スイッチング素子を 耐圧破壊から守ることができる。しかも、上記スナバ回路はスイッチング素子に 並列に接続しているため、サージ分のエネルギーをトランスの一次巻線に帰還す ることができるので、ロスが少ない。
【0010】
図1は、この考案に係るスナバ回路を備えるスイッチング電源装置の一次側の 回路の一例を示す図である。図3の従来例と同一または相当する部分には同一符 号を付し、以下においては当該従来例との相違点を主に説明する。
【0011】 この実施例のスナバ回路10は、ツェナダイオード10aに抵抗10bを直列 接続したものを、前述したようなスイッチング素子4に並列に接続して成る。
【0012】 このスナバ回路10によれば、スイッチング素子4がオフする瞬間に発生する サージ電圧がツェナダイオード10aのツェナ電圧VZ を超えると当該ツェナダ イオード10aがオンしてサージ分を当該ツェナダイオード10aおよび抵抗1 0bにバイアスさせるため、図2中に実線で示すように、スイッチング素子4の 両端の電圧VDSはツェナ電圧VZ 以下に抑えられる。従って、スイッチング素子 4の耐圧をこのツェナ電圧VZ より大きく設定しておくことで、スイッチング素 子4を耐圧破壊から守ることができる。なお、抵抗10bは、ツェナダイオード 10aがオンしたときにそこに流れる電流を制限する働きをする。
【0013】 しかもこのスナバ回路10はスイッチング素子4に並列に接続しているため、 ツェナダイオード10aがオンした時の電流はツェナダイオード10a、抵抗1 0bおよびコンデンサ6の経路でトランス2の一次巻線2aに流れることになり 、これによってサージ分のエネルギーを一次巻線2aに帰還することができるの で、ロスが少ない。従って、スイッチング電源装置の電力変換効率を向上させる ことができる。
【0014】 また、このスナバ回路10は従来のスナバ回路8に比べて部品点数が1個少な くて済むので、そのぶん配線作業等も少なくて済み、コスト的にも安くできる。
【0015】 なお、スイッチング素子4は、トランジスタでも良い。また、スイッチング電 源装置の方式は、自励式、他励式、フォワード式、フライバック式等を問わない 。
【0016】
以上のようにこの考案のスナバ回路によれば、スイッチング素子を耐圧破壊か ら守ることができ、しかもロスが少ない。また、従来のスナバ回路に比べて部品 点数も少なくて済む。
【図1】 この考案に係るスナバ回路を備えるスイッチ
ング電源装置の一次側の回路の一例を示す図である。
ング電源装置の一次側の回路の一例を示す図である。
【図2】 図1中のスイッチング素子の両端の電圧波形
の一例を示す図である。
の一例を示す図である。
【図3】 従来のスナバ回路を備えるスイッチング電源
装置の一次側の回路の一例を示す図である。
装置の一次側の回路の一例を示す図である。
【図4】 図3中のスイッチング素子の両端の電圧波形
の一例を示す図である。
の一例を示す図である。
2 トランス 4 スイッチング素子 10 スナバ回路 10a ツェナダイオード 10b 抵抗
Claims (1)
- 【実用新案登録請求の範囲】 【請求項1】 ツェナダイオードに抵抗を直列接続した
ものを、スイッチング電源装置のスイッチング素子に並
列に接続して成るスナバ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP057186U JPH052584U (ja) | 1991-06-26 | 1991-06-26 | スナバ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP057186U JPH052584U (ja) | 1991-06-26 | 1991-06-26 | スナバ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH052584U true JPH052584U (ja) | 1993-01-14 |
Family
ID=13048467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP057186U Pending JPH052584U (ja) | 1991-06-26 | 1991-06-26 | スナバ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH052584U (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08316629A (ja) * | 1995-05-16 | 1996-11-29 | Nec Shizuoka Ltd | 半田柱によるマルチ・チップ・モジュール基板の 半田付処理方法 |
-
1991
- 1991-06-26 JP JP057186U patent/JPH052584U/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08316629A (ja) * | 1995-05-16 | 1996-11-29 | Nec Shizuoka Ltd | 半田柱によるマルチ・チップ・モジュール基板の 半田付処理方法 |
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