JP2003164146A - 同期整流型ｄｃ−ｄｃコンバータ - Google Patents
同期整流型ｄｃ−ｄｃコンバータInfo
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- JP2003164146A JP2003164146A JP2001355572A JP2001355572A JP2003164146A JP 2003164146 A JP2003164146 A JP 2003164146A JP 2001355572 A JP2001355572 A JP 2001355572A JP 2001355572 A JP2001355572 A JP 2001355572A JP 2003164146 A JP2003164146 A JP 2003164146A
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Abstract
(57)【要約】
【課題】 複数のＤＣ−ＤＣコンバータを並列運転した
場合でもスイッチ素子が破損する恐れがないようにし
て、信頼性の向上を図る。 【解決手段】 トランスＴ１の１次巻線の電流をオン、
オフするメインスイッチ素子Ｍ１１と、該トランスの２
次巻線に直列に接続される整流スイッチ素子Ｍ２１と、
前記２次巻線及び前記整流スイッチの直列回路に対して
並列に接続されるフライホイールスイッチ素子Ｍ２２と
を備えていて、負荷に直流出力を供給する同期整流型Ｄ
Ｃ−ＤＣコンバータにおいて、整流スイッチ素子Ｍ２１
の最大オン時間を制限するオン時間制限回路３を設ける
とともに、トランスＴ１に補助巻線を設け、該補助巻線
に誘起するフライバック電圧が既定値を超えたときにフ
ライホイールスイッチ素子Ｍ２２をオフにする保護回路
４を設けている。
場合でもスイッチ素子が破損する恐れがないようにし
て、信頼性の向上を図る。 【解決手段】 トランスＴ１の１次巻線の電流をオン、
オフするメインスイッチ素子Ｍ１１と、該トランスの２
次巻線に直列に接続される整流スイッチ素子Ｍ２１と、
前記２次巻線及び前記整流スイッチの直列回路に対して
並列に接続されるフライホイールスイッチ素子Ｍ２２と
を備えていて、負荷に直流出力を供給する同期整流型Ｄ
Ｃ−ＤＣコンバータにおいて、整流スイッチ素子Ｍ２１
の最大オン時間を制限するオン時間制限回路３を設ける
とともに、トランスＴ１に補助巻線を設け、該補助巻線
に誘起するフライバック電圧が既定値を超えたときにフ
ライホイールスイッチ素子Ｍ２２をオフにする保護回路
４を設けている。
Description
【０００１】
【発明の属する技術分野】本発明は、複数のＤＣ−ＤＣ
コンバータを並列運転しても、破損する恐れのない同期
整流型ＤＣ−ＤＣコンバータに関する。
コンバータを並列運転しても、破損する恐れのない同期
整流型ＤＣ−ＤＣコンバータに関する。
【０００２】
【従来の技術】従来、電子機器等の負荷に対し、ほぼ一
定の直流電力を供給するＤＣ−ＤＣコンバータが知られ
ている。図４は従来の同期整流型ＤＣ−ＤＣコンバータ
を複数用いた回路構成を示す。この場合、同一回路の同
期整流型ＤＣ−ＤＣコンバータ１が複数個並列接続され
ているので、そのうちの１つについて説明する。
定の直流電力を供給するＤＣ−ＤＣコンバータが知られ
ている。図４は従来の同期整流型ＤＣ−ＤＣコンバータ
を複数用いた回路構成を示す。この場合、同一回路の同
期整流型ＤＣ−ＤＣコンバータ１が複数個並列接続され
ているので、そのうちの１つについて説明する。
【０００３】図４において、Ｔ１はトランス、Ｍ１１は
メインスイッチ素子としてのＭＯＳ−ＦＥＴであり、ト
ランスＴ１は１次巻線Ｎ１１、２次巻線Ｎ２１及び補助
巻線Ｎ２２を有している。トランスＴ１の１次巻線Ｎ１
１、２次巻線Ｎ２１及び補助巻線Ｎ２２にそれぞれ誘起
する電圧ＶＮ１１，ＶＮ２１及びＶＮ２２の位相関係は
図中矢印の通りである。直流入力端子１０とアース端子
１１（ＧＮＤ）間に直流電源１３からの直流電圧Ｖinが
供給され、前記１次巻線Ｎ１及びＭＯＳ−ＦＥＴ Ｍ１
１の直列回路が、それらの直流入力端子１０とアース端
子１１間に接続されている。また、直流入力端子１０と
アース端子１１間にコンデンサＣ１１が接続されてい
る。
メインスイッチ素子としてのＭＯＳ−ＦＥＴであり、ト
ランスＴ１は１次巻線Ｎ１１、２次巻線Ｎ２１及び補助
巻線Ｎ２２を有している。トランスＴ１の１次巻線Ｎ１
１、２次巻線Ｎ２１及び補助巻線Ｎ２２にそれぞれ誘起
する電圧ＶＮ１１，ＶＮ２１及びＶＮ２２の位相関係は
図中矢印の通りである。直流入力端子１０とアース端子
１１（ＧＮＤ）間に直流電源１３からの直流電圧Ｖinが
供給され、前記１次巻線Ｎ１及びＭＯＳ−ＦＥＴ Ｍ１
１の直列回路が、それらの直流入力端子１０とアース端
子１１間に接続されている。また、直流入力端子１０と
アース端子１１間にコンデンサＣ１１が接続されてい
る。
【０００４】前記ＭＯＳ−ＦＥＴ Ｍ１１のゲートには
図示しない制御回路からの駆動信号が印加され、これに
よりＭＯＳ−ＦＥＴ Ｍ１１はスイッチング動作（オ
ン、オフ動作）を行う。
図示しない制御回路からの駆動信号が印加され、これに
よりＭＯＳ−ＦＥＴ Ｍ１１はスイッチング動作（オ
ン、オフ動作）を行う。
【０００５】ＤＣ−ＤＣコンバータ１はフォワードコン
バータであり、トランスＴ１の２次巻線Ｎ２１に接続さ
れている整流平滑回路は、２次巻線Ｎ２１に直列に接続
される整流スイッチ素子としてのＭＯＳ−ＦＥＴ Ｍ２
１と、２次巻線Ｎ２１及び前記ＭＯＳ−ＦＥＴ Ｍ２１
の直列回路に対して並列に接続されるフライホイールス
イッチ素子としてのＭＯＳ−ＦＥＴ Ｍ２２と、平滑用
チョークコイルＬ２１と、平滑用コンデンサＣ２１とを
備え、コンデンサＣ２１の両端の電圧が直流出力電圧＋
Ｖoutとして正側出力端子２０、負側出力端子２１間に
出力されるようになっている。この出力端子２０，２１
間には負荷が接続される。前記ＭＯＳ−ＦＥＴ Ｍ２１
のゲートと正側出力端子２０間には抵抗Ｒ２１が接続さ
れ、ＭＯＳ−ＦＥＴ Ｍ２２のゲート、ソース間に補助
巻線Ｎ２２の誘起電圧が抵抗Ｒ２２を介し印加されてい
る。
バータであり、トランスＴ１の２次巻線Ｎ２１に接続さ
れている整流平滑回路は、２次巻線Ｎ２１に直列に接続
される整流スイッチ素子としてのＭＯＳ−ＦＥＴ Ｍ２
１と、２次巻線Ｎ２１及び前記ＭＯＳ−ＦＥＴ Ｍ２１
の直列回路に対して並列に接続されるフライホイールス
イッチ素子としてのＭＯＳ−ＦＥＴ Ｍ２２と、平滑用
チョークコイルＬ２１と、平滑用コンデンサＣ２１とを
備え、コンデンサＣ２１の両端の電圧が直流出力電圧＋
Ｖoutとして正側出力端子２０、負側出力端子２１間に
出力されるようになっている。この出力端子２０，２１
間には負荷が接続される。前記ＭＯＳ−ＦＥＴ Ｍ２１
のゲートと正側出力端子２０間には抵抗Ｒ２１が接続さ
れ、ＭＯＳ−ＦＥＴ Ｍ２２のゲート、ソース間に補助
巻線Ｎ２２の誘起電圧が抵抗Ｒ２２を介し印加されてい
る。
【０００６】図４の同期整流型ＤＣ−ＤＣコンバータ１
において、１次巻線Ｎ１１、２次巻線Ｎ２１及び補助巻
線Ｎ２２にそれぞれ誘起する電圧ＶＮ１１，ＶＮ２１及
びＶＮ２２が図示の矢印の反対極性のとき、ＭＯＳ−Ｆ
ＥＴ Ｍ２１がオン、ＭＯＳ−ＦＥＴ Ｍ２２はオフ、電
圧ＶＮ１１，ＶＮ２１及びＶＮ２２が図示の矢印の極性
のとき、ＭＯＳ−ＦＥＴ Ｍ２１がオフ、ＭＯＳ−ＦＥ
Ｔ Ｍ２２はオンとなり、２次巻線Ｎ２１の誘起電圧を
整流、平滑した直流出力が出力端子２０，２１間に得ら
れる。
において、１次巻線Ｎ１１、２次巻線Ｎ２１及び補助巻
線Ｎ２２にそれぞれ誘起する電圧ＶＮ１１，ＶＮ２１及
びＶＮ２２が図示の矢印の反対極性のとき、ＭＯＳ−Ｆ
ＥＴ Ｍ２１がオン、ＭＯＳ−ＦＥＴ Ｍ２２はオフ、電
圧ＶＮ１１，ＶＮ２１及びＶＮ２２が図示の矢印の極性
のとき、ＭＯＳ−ＦＥＴ Ｍ２１がオフ、ＭＯＳ−ＦＥ
Ｔ Ｍ２２はオンとなり、２次巻線Ｎ２１の誘起電圧を
整流、平滑した直流出力が出力端子２０，２１間に得ら
れる。
【０００７】
【発明が解決しようとする課題】ところで、図４の従来
回路の場合、１つの同期整流型ＤＣ−ＤＣコンバータ１
のメインスイッチ素子としてのＭＯＳ−ＦＥＴ Ｍ１１
のスイッチング動作が何らかの原因で停止した場合、他
の同期整流型ＤＣ−ＤＣコンバータの直流出力も負荷に
共通に供給されているため、他の正常に動作している同
期整流型ＤＣ−ＤＣコンバータ１から正側出力端子２
０、負側出力端子２１よりトランスＴ１の２次側に電流
が流れ込み、自励発振現象を引き起こしてＭＯＳ−ＦＥ
Ｔ Ｍ２１，ＭＯＳ−ＦＥＴ Ｍ２２に大電流が流れて破
損する恐れがある。
回路の場合、１つの同期整流型ＤＣ−ＤＣコンバータ１
のメインスイッチ素子としてのＭＯＳ−ＦＥＴ Ｍ１１
のスイッチング動作が何らかの原因で停止した場合、他
の同期整流型ＤＣ−ＤＣコンバータの直流出力も負荷に
共通に供給されているため、他の正常に動作している同
期整流型ＤＣ−ＤＣコンバータ１から正側出力端子２
０、負側出力端子２１よりトランスＴ１の２次側に電流
が流れ込み、自励発振現象を引き起こしてＭＯＳ−ＦＥ
Ｔ Ｍ２１，ＭＯＳ−ＦＥＴ Ｍ２２に大電流が流れて破
損する恐れがある。
【０００８】本発明は、上記の点に鑑み、複数のＤＣ−
ＤＣコンバータを並列運転した場合でもスイッチ素子が
破損する恐れがなく、信頼性の向上を図った同期整流型
ＤＣ−ＤＣコンバータを提供することを目的とする。
ＤＣコンバータを並列運転した場合でもスイッチ素子が
破損する恐れがなく、信頼性の向上を図った同期整流型
ＤＣ−ＤＣコンバータを提供することを目的とする。
【０００９】本発明のその他の目的や新規な特徴は後述
の実施の形態において明らかにする。
の実施の形態において明らかにする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、トランスの１次巻線の電流をオン、オフ
するメインスイッチ素子と、該トランスの２次巻線に直
列に接続される整流スイッチ素子と、前記２次巻線及び
前記整流スイッチの直列回路に対して並列に接続される
フライホイールスイッチ素子とを備え、負荷に直流出力
を供給する同期整流型ＤＣ−ＤＣコンバータにおいて、
前記整流スイッチ素子の最大オン時間を制限するオン時
間制限回路を設けるとともに、前記トランスに補助巻線
を設け、該補助巻線に誘起するフライバック電圧が既定
値を超えたときに前記フライホイールスイッチ素子をオ
フにする保護回路を設けたことを特徴としている。
に、本発明は、トランスの１次巻線の電流をオン、オフ
するメインスイッチ素子と、該トランスの２次巻線に直
列に接続される整流スイッチ素子と、前記２次巻線及び
前記整流スイッチの直列回路に対して並列に接続される
フライホイールスイッチ素子とを備え、負荷に直流出力
を供給する同期整流型ＤＣ−ＤＣコンバータにおいて、
前記整流スイッチ素子の最大オン時間を制限するオン時
間制限回路を設けるとともに、前記トランスに補助巻線
を設け、該補助巻線に誘起するフライバック電圧が既定
値を超えたときに前記フライホイールスイッチ素子をオ
フにする保護回路を設けたことを特徴としている。
【００１１】前記同期整流型ＤＣ−ＤＣコンバータにお
いて、前記整流スイッチ素子がＦＥＴであり、前記オン
時間制限回路は、インピーダンス素子を通して充電され
るコンデンサと、該コンデンサの端子電圧が所定値以上
でオンとなる第１のトランジスタとを有し、該第１のト
ランジスタで前記整流スイッチ素子としてのＦＥＴのゲ
ート、ソース間の電圧をローレベルとして当該ＦＥＴを
オフにする構成にするとよい。
いて、前記整流スイッチ素子がＦＥＴであり、前記オン
時間制限回路は、インピーダンス素子を通して充電され
るコンデンサと、該コンデンサの端子電圧が所定値以上
でオンとなる第１のトランジスタとを有し、該第１のト
ランジスタで前記整流スイッチ素子としてのＦＥＴのゲ
ート、ソース間の電圧をローレベルとして当該ＦＥＴを
オフにする構成にするとよい。
【００１２】また、前記フライホイールスイッチ素子が
ＦＥＴであり、前記保護回路が、前記フライバック電圧
が印加される定電圧ダイオードと、該定電圧ダイオード
の降伏時にオンとなる第２のトランジスタとを有し、該
第２のトランジスタを前記フライホイールスイッチ素子
としてのＦＥＴのゲート、ソース間に接続する構成にす
るとよい。
ＦＥＴであり、前記保護回路が、前記フライバック電圧
が印加される定電圧ダイオードと、該定電圧ダイオード
の降伏時にオンとなる第２のトランジスタとを有し、該
第２のトランジスタを前記フライホイールスイッチ素子
としてのＦＥＴのゲート、ソース間に接続する構成にす
るとよい。
【００１３】
【発明の実施の形態】以下、本発明に係る同期整流型Ｄ
Ｃ−ＤＣコンバータの実施の形態を図面に従って説明す
る。
Ｃ−ＤＣコンバータの実施の形態を図面に従って説明す
る。
【００１４】図１は本発明の基本構成を示す第１の実施
の形態であって、同期整流型ＤＣ−ＤＣコンバータを複
数有する回路構成を示す。この場合、複数の同一回路構
成の同期整流型ＤＣ−ＤＣコンバータ２の入力側が同一
直流電源１３に接続され、出力側が同一の負荷に接続さ
れているので、１つの同期整流型ＤＣ−ＤＣコンバータ
２について内部回路構成を説明する。
の形態であって、同期整流型ＤＣ−ＤＣコンバータを複
数有する回路構成を示す。この場合、複数の同一回路構
成の同期整流型ＤＣ−ＤＣコンバータ２の入力側が同一
直流電源１３に接続され、出力側が同一の負荷に接続さ
れているので、１つの同期整流型ＤＣ−ＤＣコンバータ
２について内部回路構成を説明する。
【００１５】前記同期整流型ＤＣ−ＤＣコンバータ２に
おいて、整流スイッチ素子としてのＭＯＳ−ＦＥＴ Ｍ
２１のゲート、ソース間にはオン時間制限回路３が接続
され、フライホイールスイッチ素子としてのＭＯＳ−Ｆ
ＥＴ Ｍ２２のゲート、ソース間には保護回路４が接続
されている。
おいて、整流スイッチ素子としてのＭＯＳ−ＦＥＴ Ｍ
２１のゲート、ソース間にはオン時間制限回路３が接続
され、フライホイールスイッチ素子としてのＭＯＳ−Ｆ
ＥＴ Ｍ２２のゲート、ソース間には保護回路４が接続
されている。
【００１６】ここで、オン時間制限回路３はＭＯＳ−Ｆ
ＥＴ Ｍ２１のオン時間の最大値を制限するものであ
り、その最大値は正常動作時のＭＯＳ−ＦＥＴ Ｍ２１
のオン動作を妨げないように、正常動作時のＭＯＳ−Ｆ
ＥＴ Ｍ２１のオン時間よりも多少長く、かつＭＯＳ−
ＦＥＴ Ｍ２１が破損しない時間に設定されている。
ＥＴ Ｍ２１のオン時間の最大値を制限するものであ
り、その最大値は正常動作時のＭＯＳ−ＦＥＴ Ｍ２１
のオン動作を妨げないように、正常動作時のＭＯＳ−Ｆ
ＥＴ Ｍ２１のオン時間よりも多少長く、かつＭＯＳ−
ＦＥＴ Ｍ２１が破損しない時間に設定されている。
【００１７】また、保護回路４は、比較器（演算増幅
器）４１を有し、該比較器４１の一方の入力端（非反転
入力端）に基準電圧Ｖrefが印加され、他方の入力端
（反転入力端）はトランスＴ１の補助巻線Ｎ２２に誘起
したフライバック電圧が印加される。
器）４１を有し、該比較器４１の一方の入力端（非反転
入力端）に基準電圧Ｖrefが印加され、他方の入力端
（反転入力端）はトランスＴ１の補助巻線Ｎ２２に誘起
したフライバック電圧が印加される。
【００１８】なお、その他の構成は前述の図４の従来回
路の同期整流型ＤＣ−ＤＣコンバータと同様であり、同
一又は相当部分に同一符号を付して説明を省略する。
路の同期整流型ＤＣ−ＤＣコンバータと同様であり、同
一又は相当部分に同一符号を付して説明を省略する。
【００１９】この第１の実施の形態において、同期整流
型ＤＣ−ＤＣコンバータ２が正常に動作しているとき
は、１次巻線Ｎ１１、２次巻線Ｎ２１及び補助巻線Ｎ２
２にそれぞれ誘起する電圧ＶＮ１１，ＶＮ２１及びＶＮ
２２が図示の矢印の反対極性のとき、ＭＯＳ−ＦＥＴ
Ｍ２１がオン、ＭＯＳ−ＦＥＴ Ｍ２２はオフとなり、
電圧ＶＮ１１，ＶＮ２１及びＶＮ２２が図示の矢印の極
性のとき、ＭＯＳ−ＦＥＴＭ２１がオフ、ＭＯＳ−ＦＥ
Ｔ Ｍ２２はオンとなり、２次巻線Ｎ２１の誘起電圧を
整流、平滑した直流出力が出力端子２０，２１間に得ら
れる。この正常動作時には、オン時間制限回路３及び保
護回路４はＭＯＳ−ＦＥＴ Ｍ２１，Ｍ２２の正常時の
スイッチング動作を妨げない。保護回路４では正常動作
時に補助巻線Ｎ２２に誘起するフライバック電圧よりも
基準電圧Ｖrefを高く設定しておくことで、比較器４１
の出力をハイインピーダンスに維持し、保護回路４がＭ
ＯＳ−ＦＥＴ Ｍ２２のスイッチング動作に影響を及ぼ
さない。オン時間制限回路３においても正常動作時には
ＭＯＳ−ＦＥＴ Ｍ２１のスイッチング動作に影響を及
ぼさない回路構成とする。
型ＤＣ−ＤＣコンバータ２が正常に動作しているとき
は、１次巻線Ｎ１１、２次巻線Ｎ２１及び補助巻線Ｎ２
２にそれぞれ誘起する電圧ＶＮ１１，ＶＮ２１及びＶＮ
２２が図示の矢印の反対極性のとき、ＭＯＳ−ＦＥＴ
Ｍ２１がオン、ＭＯＳ−ＦＥＴ Ｍ２２はオフとなり、
電圧ＶＮ１１，ＶＮ２１及びＶＮ２２が図示の矢印の極
性のとき、ＭＯＳ−ＦＥＴＭ２１がオフ、ＭＯＳ−ＦＥ
Ｔ Ｍ２２はオンとなり、２次巻線Ｎ２１の誘起電圧を
整流、平滑した直流出力が出力端子２０，２１間に得ら
れる。この正常動作時には、オン時間制限回路３及び保
護回路４はＭＯＳ−ＦＥＴ Ｍ２１，Ｍ２２の正常時の
スイッチング動作を妨げない。保護回路４では正常動作
時に補助巻線Ｎ２２に誘起するフライバック電圧よりも
基準電圧Ｖrefを高く設定しておくことで、比較器４１
の出力をハイインピーダンスに維持し、保護回路４がＭ
ＯＳ−ＦＥＴ Ｍ２２のスイッチング動作に影響を及ぼ
さない。オン時間制限回路３においても正常動作時には
ＭＯＳ−ＦＥＴ Ｍ２１のスイッチング動作に影響を及
ぼさない回路構成とする。
【００２０】一方、異常が発生して１つの同期整流型Ｄ
Ｃ−ＤＣコンバータ２のメインスイッチ素子としてのＭ
ＯＳ−ＦＥＴ Ｍ１１のスイッチング動作が停止した場
合、他の同期整流型ＤＣ−ＤＣコンバータの直流出力も
負荷に共通に供給されているため、他の正常に動作して
いる同期整流型ＤＣ−ＤＣコンバータ１から正側出力端
子２０、負側出力端子２１よりトランスＴ１の２次側に
電流が流れ込むが、仮に自励発振現象を引き起こしたと
しても整流スイッチ素子としてのＭＯＳ−ＦＥＴ Ｍ２
１はオン時間制限回路３にてオン時間の最大値が制限さ
れるので破損しない。また、保護回路４が設けてあるた
め、自励発振で補助巻線Ｎ２２に誘起するフライバック
電圧が基準電圧Ｖrefよりも高くなる現象が発生する
と、比較器４１の出力がローインピーダンス（ローレベ
ル）となり、ＭＯＳ−ＦＥＴ Ｍ２２のゲート、ソース
間電圧を実質的に零としてＭＯＳ−ＦＥＴ Ｍ２２を強
制的にオフにし、ＭＯＳ−ＦＥＴ Ｍ２２を保護して破
損を防止する。
Ｃ−ＤＣコンバータ２のメインスイッチ素子としてのＭ
ＯＳ−ＦＥＴ Ｍ１１のスイッチング動作が停止した場
合、他の同期整流型ＤＣ−ＤＣコンバータの直流出力も
負荷に共通に供給されているため、他の正常に動作して
いる同期整流型ＤＣ−ＤＣコンバータ１から正側出力端
子２０、負側出力端子２１よりトランスＴ１の２次側に
電流が流れ込むが、仮に自励発振現象を引き起こしたと
しても整流スイッチ素子としてのＭＯＳ−ＦＥＴ Ｍ２
１はオン時間制限回路３にてオン時間の最大値が制限さ
れるので破損しない。また、保護回路４が設けてあるた
め、自励発振で補助巻線Ｎ２２に誘起するフライバック
電圧が基準電圧Ｖrefよりも高くなる現象が発生する
と、比較器４１の出力がローインピーダンス（ローレベ
ル）となり、ＭＯＳ−ＦＥＴ Ｍ２２のゲート、ソース
間電圧を実質的に零としてＭＯＳ−ＦＥＴ Ｍ２２を強
制的にオフにし、ＭＯＳ−ＦＥＴ Ｍ２２を保護して破
損を防止する。
【００２１】この第１の実施の形態によれば、複数の同
期整流型ＤＣ−ＤＣコンバータ２を並列運転した場合に
おいて、いずれかの同期整流型ＤＣ−ＤＣコンバータに
異常が発生しても、異常が発生した同期整流型ＤＣ−Ｄ
Ｃコンバータ内の整流スイッチ素子としてのＭＯＳ−Ｆ
ＥＴ Ｍ２１やフライホイールスイッチ素子としてのＭ
ＯＳ−ＦＥＴ Ｍ２２が大電流により破損する問題を回
避でき、ひいては、信頼性の向上を図ることができる。
期整流型ＤＣ−ＤＣコンバータ２を並列運転した場合に
おいて、いずれかの同期整流型ＤＣ−ＤＣコンバータに
異常が発生しても、異常が発生した同期整流型ＤＣ−Ｄ
Ｃコンバータ内の整流スイッチ素子としてのＭＯＳ−Ｆ
ＥＴ Ｍ２１やフライホイールスイッチ素子としてのＭ
ＯＳ−ＦＥＴ Ｍ２２が大電流により破損する問題を回
避でき、ひいては、信頼性の向上を図ることができる。
【００２２】図２は本発明の第２の実施の形態であっ
て、同期整流型ＤＣ−ＤＣコンバータの具体的な回路構
成を示す。なお、図示は省略するが、同一負荷に図２の
同期整流型ＤＣ−ＤＣコンバータが並列に複数接続され
ている。
て、同期整流型ＤＣ−ＤＣコンバータの具体的な回路構
成を示す。なお、図示は省略するが、同一負荷に図２の
同期整流型ＤＣ−ＤＣコンバータが並列に複数接続され
ている。
【００２３】図２において、整流スイッチ素子としての
ＭＯＳ−ＦＥＴ Ｍ２１のゲートと正側出力端子２０側
間にはインピーダンス素子Ｚ０が接続され、前記ゲート
とソース間にダイオードＤ２１が接続されている。
ＭＯＳ−ＦＥＴ Ｍ２１のゲートと正側出力端子２０側
間にはインピーダンス素子Ｚ０が接続され、前記ゲート
とソース間にダイオードＤ２１が接続されている。
【００２４】オン時間制限回路３は、チョークコイルＬ
２１の両端の電圧によりインピーダンス素子Ｚ３１を通
して充電されるコンデンサＣ３１と、該コンデンサＣ３
１の端子電圧が所定値以上でオンとなる第１のトランジ
スタＱ３１と、トランジスタＱ３１のコレクタと前記整
流スイッチ素子としてのＭＯＳ−ＦＥＴ Ｍ２１のゲー
トとを接続するダイオードＤ３１とを有している。
２１の両端の電圧によりインピーダンス素子Ｚ３１を通
して充電されるコンデンサＣ３１と、該コンデンサＣ３
１の端子電圧が所定値以上でオンとなる第１のトランジ
スタＱ３１と、トランジスタＱ３１のコレクタと前記整
流スイッチ素子としてのＭＯＳ−ＦＥＴ Ｍ２１のゲー
トとを接続するダイオードＤ３１とを有している。
【００２５】前記フライホイールスイッチ素子としての
ＭＯＳ−ＦＥＴ Ｍ２２のゲート、ソース間にはインピ
ーダンス素子Ｚ１を介してトランスＴ１の補助巻線Ｎ２
２が接続されている。
ＭＯＳ−ＦＥＴ Ｍ２２のゲート、ソース間にはインピ
ーダンス素子Ｚ１を介してトランスＴ１の補助巻線Ｎ２
２が接続されている。
【００２６】保護回路４は、定電圧ダイオードＤＺ４
１、抵抗Ｒ４１及び抵抗Ｒ４２の直列回路と、第２のト
ランジスタＱ４１とを有し、定電圧ダイオードＤＺ４
１、抵抗Ｒ４１及び抵抗Ｒ４２の直列回路が前記補助巻
線Ｎ２２に並列に接続されて、補助巻線Ｎ２２に誘起し
たフライバック電圧が印加されるようになっている。ト
ランジスタＱ４１のベースは、抵抗Ｒ４１，４２の接続
点に接続され、コレクタ、エミッタはＭＯＳ−ＦＥＴ
Ｍ２２のゲート、ソース間に接続されている。
１、抵抗Ｒ４１及び抵抗Ｒ４２の直列回路と、第２のト
ランジスタＱ４１とを有し、定電圧ダイオードＤＺ４
１、抵抗Ｒ４１及び抵抗Ｒ４２の直列回路が前記補助巻
線Ｎ２２に並列に接続されて、補助巻線Ｎ２２に誘起し
たフライバック電圧が印加されるようになっている。ト
ランジスタＱ４１のベースは、抵抗Ｒ４１，４２の接続
点に接続され、コレクタ、エミッタはＭＯＳ−ＦＥＴ
Ｍ２２のゲート、ソース間に接続されている。
【００２７】なお、その他の構成は前述の第１の実施の
形態と同様であり、同一又は相当部分に同一符号を付し
て説明を省略する。
形態と同様であり、同一又は相当部分に同一符号を付し
て説明を省略する。
【００２８】図３（Ａ）は図２の同期整流型ＤＣ−ＤＣ
コンバータ２内のインピーダンス素子Ｚ０の具体例であ
り、インピーダンス素子Ｚ０は抵抗、コンデンサ又は複
合インピーダンス（抵抗、コンデンサの直列又は並列回
路、さらには抵抗とコンデンサとの直列回路において抵
抗にダイオードを並列に設けたもの等）である。
コンバータ２内のインピーダンス素子Ｚ０の具体例であ
り、インピーダンス素子Ｚ０は抵抗、コンデンサ又は複
合インピーダンス（抵抗、コンデンサの直列又は並列回
路、さらには抵抗とコンデンサとの直列回路において抵
抗にダイオードを並列に設けたもの等）である。
【００２９】図３（Ｂ）は図２の同期整流型ＤＣ−ＤＣ
コンバータ２内のインピーダンス素子Ｚ１の具体例であ
り、インピーダンス素子Ｚ１は抵抗、コンデンサ又は複
合インピーダンス（抵抗、コンデンサの直列又は並列回
路、さらには抵抗とコンデンサとの直列回路において抵
抗にダイオードを並列に設けたもの等）である。
コンバータ２内のインピーダンス素子Ｚ１の具体例であ
り、インピーダンス素子Ｚ１は抵抗、コンデンサ又は複
合インピーダンス（抵抗、コンデンサの直列又は並列回
路、さらには抵抗とコンデンサとの直列回路において抵
抗にダイオードを並列に設けたもの等）である。
【００３０】図３（Ｃ）は図２の同期整流型ＤＣ−ＤＣ
コンバータ２のオン時間制限回路３内のインピーダンス
素子Ｚ３１の具体例であり、インピーダンス素子Ｚ３１
は抵抗又は複合インピーダンス（抵抗とダイオードの直
列回路を逆並列に接続したもの、さらには抵抗とダイオ
ードの直列回路に抵抗を並列に設けたもの、ダイオード
として定電圧ダイオードを用いたもの等）である。
コンバータ２のオン時間制限回路３内のインピーダンス
素子Ｚ３１の具体例であり、インピーダンス素子Ｚ３１
は抵抗又は複合インピーダンス（抵抗とダイオードの直
列回路を逆並列に接続したもの、さらには抵抗とダイオ
ードの直列回路に抵抗を並列に設けたもの、ダイオード
として定電圧ダイオードを用いたもの等）である。
【００３１】この第２の実施の形態において、同期整流
型ＤＣ−ＤＣコンバータ２が正常に動作しているとき
は、整流スイッチ素子としてのＭＯＳ−ＦＥＴ Ｍ２１
がオンになって時間制限回路３内のコンデンサＣ３１の
端子電圧がインピーダンス素子Ｚ３１を通し充電されて
上昇するが、十分上昇する前にＭＯＳ−ＦＥＴ Ｍ２１
がオフに変わるため、第１のトランジスタＱ３１はオフ
（ハイインピーダンス）を維持している。従って、オン
時間制限回路３が整流スイッチ素子としてのＭＯＳ−Ｆ
ＥＴ Ｍ２１のスイッチング動作を妨げることはない。
型ＤＣ−ＤＣコンバータ２が正常に動作しているとき
は、整流スイッチ素子としてのＭＯＳ−ＦＥＴ Ｍ２１
がオンになって時間制限回路３内のコンデンサＣ３１の
端子電圧がインピーダンス素子Ｚ３１を通し充電されて
上昇するが、十分上昇する前にＭＯＳ−ＦＥＴ Ｍ２１
がオフに変わるため、第１のトランジスタＱ３１はオフ
（ハイインピーダンス）を維持している。従って、オン
時間制限回路３が整流スイッチ素子としてのＭＯＳ−Ｆ
ＥＴ Ｍ２１のスイッチング動作を妨げることはない。
【００３２】また、トランスＴ１の補助巻線Ｎ２２に誘
起するフライバック電圧は、保護回路４内の定電圧ダイ
オードＤＺ４１のツェナー電圧よりも低いため、第２の
トランジスタＱ４１もオフ（ハイインピーダンス）を維
持し、保護回路４がフライホイールスイッチ素子として
のＭＯＳ−ＦＥＴ Ｍ２２のスイッチング動作を妨げる
ことはない。
起するフライバック電圧は、保護回路４内の定電圧ダイ
オードＤＺ４１のツェナー電圧よりも低いため、第２の
トランジスタＱ４１もオフ（ハイインピーダンス）を維
持し、保護回路４がフライホイールスイッチ素子として
のＭＯＳ−ＦＥＴ Ｍ２２のスイッチング動作を妨げる
ことはない。
【００３３】一方、異常が発生して１つの同期整流型Ｄ
Ｃ−ＤＣコンバータ２のメインスイッチ素子としてのＭ
ＯＳ−ＦＥＴ Ｍ１１のスイッチング動作が停止した場
合、整流スイッチ素子としてのＭＯＳ−ＦＥＴ Ｍ２１
のオン時間が正常時よりも長くなる危険性があるが、そ
の場合にはコンデンサＣ３１の端子電圧が上昇して第１
のトランジスタＱ３１がオンに変わり、ＭＯＳ−ＦＥＴ
Ｍ２１のゲート、ソース間の電圧を実質的に零（ロー
レベル）にしてＭＯＳ−ＦＥＴ Ｍ２１をオフにし、破
損を防止する。
Ｃ−ＤＣコンバータ２のメインスイッチ素子としてのＭ
ＯＳ−ＦＥＴ Ｍ１１のスイッチング動作が停止した場
合、整流スイッチ素子としてのＭＯＳ−ＦＥＴ Ｍ２１
のオン時間が正常時よりも長くなる危険性があるが、そ
の場合にはコンデンサＣ３１の端子電圧が上昇して第１
のトランジスタＱ３１がオンに変わり、ＭＯＳ−ＦＥＴ
Ｍ２１のゲート、ソース間の電圧を実質的に零（ロー
レベル）にしてＭＯＳ−ＦＥＴ Ｍ２１をオフにし、破
損を防止する。
【００３４】また、補助巻線Ｎ２２に誘起するフライバ
ック電圧が定電圧ダイオードＤＺ４１のツェナー電圧を
超え、定電圧ダイオードＤＺ４１が降伏し、第２のトラ
ンジスタＱ４１がオンとなってフライホイールスイッチ
素子としてのＭＯＳ−ＦＥＴＭ２２のゲート、ソース間
の電圧を実質的に零（ローレベル）にしてＭＯＳ−ＦＥ
Ｔ Ｍ２２をオフにし、破損を防止する。
ック電圧が定電圧ダイオードＤＺ４１のツェナー電圧を
超え、定電圧ダイオードＤＺ４１が降伏し、第２のトラ
ンジスタＱ４１がオンとなってフライホイールスイッチ
素子としてのＭＯＳ−ＦＥＴＭ２２のゲート、ソース間
の電圧を実質的に零（ローレベル）にしてＭＯＳ−ＦＥ
Ｔ Ｍ２２をオフにし、破損を防止する。
【００３５】なお、上記第１及び第２の実施の形態は複
数の同期整流型ＤＣ−ＤＣコンバータが直流電源及び負
荷を共通にして並列に接続されているが、一部の同期整
流型ＤＣ−ＤＣコンバータの代わりに所要供給電圧を負
荷に供給可能な直流電源を用いた場合にも本発明は適用
可能である。
数の同期整流型ＤＣ−ＤＣコンバータが直流電源及び負
荷を共通にして並列に接続されているが、一部の同期整
流型ＤＣ−ＤＣコンバータの代わりに所要供給電圧を負
荷に供給可能な直流電源を用いた場合にも本発明は適用
可能である。
【００３６】以上本発明の実施の形態について説明して
きたが、本発明はこれに限定されることなく請求項の記
載の範囲内において各種の変形、変更が可能なことは当
業者には自明であろう。
きたが、本発明はこれに限定されることなく請求項の記
載の範囲内において各種の変形、変更が可能なことは当
業者には自明であろう。
【００３７】
【発明の効果】以上説明したように、本発明に係る同期
整流型ＤＣ−ＤＣコンバータによれば、トランスの１次
巻線の電流をオン、オフするメインスイッチ素子と、該
トランスの２次巻線に直列に接続される整流スイッチ素
子と、前記２次巻線及び前記整流スイッチの直列回路に
対して並列に接続されるフライホイールスイッチ素子と
を備える構成において、前記整流スイッチ素子の最大オ
ン時間を制限するオン時間制限回路を設けるとともに、
前記トランスに補助巻線を設け、該補助巻線に誘起する
フライバック電圧が既定値を超えたときに前記フライホ
イールスイッチ素子をオフにする保護回路を設けたこと
により、複数のＤＣ−ＤＣコンバータを並列運転した場
合でも各スイッチ素子が破損する恐れがなく、信頼性の
向上が可能である。
整流型ＤＣ−ＤＣコンバータによれば、トランスの１次
巻線の電流をオン、オフするメインスイッチ素子と、該
トランスの２次巻線に直列に接続される整流スイッチ素
子と、前記２次巻線及び前記整流スイッチの直列回路に
対して並列に接続されるフライホイールスイッチ素子と
を備える構成において、前記整流スイッチ素子の最大オ
ン時間を制限するオン時間制限回路を設けるとともに、
前記トランスに補助巻線を設け、該補助巻線に誘起する
フライバック電圧が既定値を超えたときに前記フライホ
イールスイッチ素子をオフにする保護回路を設けたこと
により、複数のＤＣ−ＤＣコンバータを並列運転した場
合でも各スイッチ素子が破損する恐れがなく、信頼性の
向上が可能である。
【図１】本発明の基本構成を示す第１の実施の形態であ
って、同期整流型ＤＣ−ＤＣコンバータを複数並列配置
した回路構成を示す回路図である。
って、同期整流型ＤＣ−ＤＣコンバータを複数並列配置
した回路構成を示す回路図である。
【図２】本発明の第２の実施の形態であって、同期整流
型ＤＣ−ＤＣコンバータの具体的な回路構成を示す回路
図である。
型ＤＣ−ＤＣコンバータの具体的な回路構成を示す回路
図である。
【図３】第２の実施の形態における各インピーダンス素
子の具体例を示す回路図である。
子の具体例を示す回路図である。
【図４】従来の同期整流型ＤＣ−ＤＣコンバータを複数
並列配置した回路構成を示す回路図である。
並列配置した回路構成を示す回路図である。
１，２ 同期整流型ＤＣ−ＤＣコンバータ
３ オン時間制限回路
４ 保護回路
１０ 直流入力端子
１１ アース端子
１３ 直流電源
２０ 正側出力端子
２１ 負側出力端子
４１ 比較器
Ｃ１１，Ｃ２１，Ｃ３１ コンデンサ
Ｄ２１，Ｄ３１ ダイオード
ＤＺ４１ 定電圧ダイオード
Ｌ２１ チョークコイル
Ｍ１１ メインスイッチ素子としてのＭＯＳ−ＦＥＴ
Ｍ２１ 整流スイッチ素子としてのＭＯＳ−ＦＥＴ
Ｍ２２ フライホイールスイッチ素子としてのＭＯＳ−
ＦＥＴ Ｑ３１，Ｑ４１ トランジスタ Ｒ２１，Ｒ２２，Ｒ４１，Ｒ４２ 抵抗 Ｔ１ トランス Ｎ１１ １次巻線 Ｎ２１ ２次巻線 Ｎ２２ 補助巻線 Ｚ０，Ｚ１，Ｚ３１ インピーダンス素子
ＦＥＴ Ｑ３１，Ｑ４１ トランジスタ Ｒ２１，Ｒ２２，Ｒ４１，Ｒ４２ 抵抗 Ｔ１ トランス Ｎ１１ １次巻線 Ｎ２１ ２次巻線 Ｎ２２ 補助巻線 Ｚ０，Ｚ１，Ｚ３１ インピーダンス素子
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5H730 AS01 BB23 BB82 DD04 EE07
EE08 EE14 FD24 FD28 FG01
XX03 XX15 XX23 XX27 XX32
XX43
Claims (3)
- 【請求項１】 トランスの１次巻線の電流をオン、オフ
するメインスイッチ素子と、該トランスの２次巻線に直
列に接続される整流スイッチ素子と、前記２次巻線及び
前記整流スイッチの直列回路に対して並列に接続される
フライホイールスイッチ素子とを備え、負荷に直流出力
を供給する同期整流型ＤＣ−ＤＣコンバータにおいて、 前記整流スイッチ素子の最大オン時間を制限するオン時
間制限回路を設けるとともに、前記トランスに補助巻線
を設け、該補助巻線に誘起するフライバック電圧が既定
値を超えたときに前記フライホイールスイッチ素子をオ
フにする保護回路を設けたことを特徴とする同期整流型
ＤＣ−ＤＣコンバータ。 - 【請求項２】 前記整流スイッチ素子がＦＥＴであり、
前記オン時間制限回路は、インピーダンス素子を通して
充電されるコンデンサと、該コンデンサの端子電圧が所
定値以上でオンとなる第１のトランジスタとを有し、該
第１のトランジスタで前記整流スイッチ素子としてのＦ
ＥＴのゲート、ソース間の電圧をローレベルとして当該
ＦＥＴをオフにするものである請求項１記載の同期整流
型ＤＣ−ＤＣコンバータ。 - 【請求項３】 前記フライホイールスイッチ素子がＦＥ
Ｔであり、前記保護回路は、前記フライバック電圧が印
加される定電圧ダイオードと、該定電圧ダイオードの降
伏時にオンとなる第２のトランジスタとを有し、該第２
のトランジスタを前記フライホイールスイッチ素子とし
てのＦＥＴのゲート、ソース間に接続してなる請求項１
又は２記載の同期整流型ＤＣ−ＤＣコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001355572A JP3757260B2 (ja) | 2001-11-21 | 2001-11-21 | 同期整流型ｄｃ−ｄｃコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001355572A JP3757260B2 (ja) | 2001-11-21 | 2001-11-21 | 同期整流型ｄｃ−ｄｃコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003164146A true JP2003164146A (ja) | 2003-06-06 |
| JP3757260B2 JP3757260B2 (ja) | 2006-03-22 |
Family
ID=19167252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001355572A Expired - Fee Related JP3757260B2 (ja) | 2001-11-21 | 2001-11-21 | 同期整流型ｄｃ−ｄｃコンバータ |
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| Country | Link |
|---|---|
| JP (1) | JP3757260B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007068327A (ja) * | 2005-08-31 | 2007-03-15 | Murata Mfg Co Ltd | 同期整流型フォワードコンバータ |
| JP2010098935A (ja) * | 2008-09-16 | 2010-04-30 | Fuji Electric Systems Co Ltd | スイッチング電源装置、スイッチング電源制御回路およびスイッチング電源装置の制御方法 |
| US9490717B2 (en) | 2014-09-15 | 2016-11-08 | Tdk Corporation | Switching power supply circuit |
| US9564819B2 (en) | 2014-09-15 | 2017-02-07 | Tdk Corporation | Switching power supply circuit |
| US9602007B2 (en) | 2014-02-07 | 2017-03-21 | Denso Corporation | Power conversion apparatus |
| CN108233450A (zh) * | 2016-12-19 | 2018-06-29 | 中惠创智（深圳）无线供电技术有限公司 | 一种谐振式无线供电系统及其同步整流电路 |
| JP2020005179A (ja) * | 2018-06-29 | 2020-01-09 | 富士電機株式会社 | 半導体装置 |
-
2001
- 2001-11-21 JP JP2001355572A patent/JP3757260B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US9564819B2 (en) | 2014-09-15 | 2017-02-07 | Tdk Corporation | Switching power supply circuit |
| CN108233450A (zh) * | 2016-12-19 | 2018-06-29 | 中惠创智（深圳）无线供电技术有限公司 | 一种谐振式无线供电系统及其同步整流电路 |
| JP2020005179A (ja) * | 2018-06-29 | 2020-01-09 | 富士電機株式会社 | 半導体装置 |
| JP7255098B2 (ja) | 2018-06-29 | 2023-04-11 | 富士電機株式会社 | 半導体装置 |
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| JP3757260B2 (ja) | 2006-03-22 |
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