JPH05258573A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH05258573A JPH05258573A JP4060060A JP6006092A JPH05258573A JP H05258573 A JPH05258573 A JP H05258573A JP 4060060 A JP4060060 A JP 4060060A JP 6006092 A JP6006092 A JP 6006092A JP H05258573 A JPH05258573 A JP H05258573A
- Authority
- JP
- Japan
- Prior art keywords
- data
- write enable
- memory device
- semiconductor memory
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 外来雑音、電源雑音等の影響を低減し、デー
タ書き込み、保持の安定性を向上した半導体記憶装置を
得ることを目的とする。 【構成】 別々の位置に配置され、それぞれ別の条件で
出力信号を出す複数の書き込み可（ライト・イネーブ
ル）端子と、それらの論理積で書き込み可信号を出す手
段を設けた。
タ書き込み、保持の安定性を向上した半導体記憶装置を
得ることを目的とする。 【構成】 別々の位置に配置され、それぞれ別の条件で
出力信号を出す複数の書き込み可（ライト・イネーブ
ル）端子と、それらの論理積で書き込み可信号を出す手
段を設けた。
Description
【０００１】
【産業上の利用分野】この発明は、書き換え可能な半導
体記憶装置の書き換え手段の信頼性の向上に関するもの
である。
体記憶装置の書き換え手段の信頼性の向上に関するもの
である。
【０００２】
【従来の技術】従来の半導体記憶装置、たとえばＥＣＬ
型ＳＲＡＭ（スタティック型ランダムアクセスメモリ）
のデータ書き込みの典型的な回路例を図４に示す。図４
において、１はＥＣＬ型ＳＲＡＭチップである。２はデ
ータ入力端子、３はアドレス入力端子、４は書込みのた
めのライト・イネーブル端子、５は書き込時または読み
だし時にチップ単位に選択的に書き込または読みだしを
可能とするためのチップセレクト端子、６はデータ出力
端子である。７は書き換え可能な不揮発性メモリセル、
８はメモリセル７の書込み条件を生成する為にライト・
イネーブル端子４とチップセレクト端子５の論理積を行
なうＡＮＤゲートである。９はメモリセル７のデータ出
力とチップセレクト端子５の論理積を行なうＡＮＤゲー
トを示す。
型ＳＲＡＭ（スタティック型ランダムアクセスメモリ）
のデータ書き込みの典型的な回路例を図４に示す。図４
において、１はＥＣＬ型ＳＲＡＭチップである。２はデ
ータ入力端子、３はアドレス入力端子、４は書込みのた
めのライト・イネーブル端子、５は書き込時または読み
だし時にチップ単位に選択的に書き込または読みだしを
可能とするためのチップセレクト端子、６はデータ出力
端子である。７は書き換え可能な不揮発性メモリセル、
８はメモリセル７の書込み条件を生成する為にライト・
イネーブル端子４とチップセレクト端子５の論理積を行
なうＡＮＤゲートである。９はメモリセル７のデータ出
力とチップセレクト端子５の論理積を行なうＡＮＤゲー
トを示す。
【０００３】次にこのメモリの書き込み動作について説
明する。データ書き込時には、書き込まれる入力データ
がデータ入力端子２に、書き込まれるメモリセル７のア
ドレスがアドレス入力端子３に与えられる。同時にライ
ト・イネーブル端子４への信号で書き込みが命令され、
またチップセレクト端子５へ論理１（信号レベルＬＯ
Ｗ）の制御信号が与えられてチップが選択され、ＡＮＤ
ゲート８から書き込み条件が生成されて、所定のメモリ
セル７のアドレスにデータが書込まれる。データ読みだ
し時には、読みだされるメモリセル７のアドレスがアド
レス入力端子３に与えられ、チップセレクト端子５へ論
理１（信号レベルＬＯＷ）の制御信号が与えられること
によりＡＮＤゲート９が有効となり、所定のメモリセル
７のアドレスのデータがデータ出力端子６より読み出さ
れる。
明する。データ書き込時には、書き込まれる入力データ
がデータ入力端子２に、書き込まれるメモリセル７のア
ドレスがアドレス入力端子３に与えられる。同時にライ
ト・イネーブル端子４への信号で書き込みが命令され、
またチップセレクト端子５へ論理１（信号レベルＬＯ
Ｗ）の制御信号が与えられてチップが選択され、ＡＮＤ
ゲート８から書き込み条件が生成されて、所定のメモリ
セル７のアドレスにデータが書込まれる。データ読みだ
し時には、読みだされるメモリセル７のアドレスがアド
レス入力端子３に与えられ、チップセレクト端子５へ論
理１（信号レベルＬＯＷ）の制御信号が与えられること
によりＡＮＤゲート９が有効となり、所定のメモリセル
７のアドレスのデータがデータ出力端子６より読み出さ
れる。
【０００４】しかし、この時図５に示すように出力信号
等の変化に伴う出力雑音、電源雑音による影響がライト
・イネーブル端子４の書込み信号に与えられると、他の
アドレスへのデータなどが誤まって書き込まれ、不正な
データに書き換えられる。
等の変化に伴う出力雑音、電源雑音による影響がライト
・イネーブル端子４の書込み信号に与えられると、他の
アドレスへのデータなどが誤まって書き込まれ、不正な
データに書き換えられる。
【０００５】
【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されているため、出力信号等の変化
に伴う出力雑音、電源雑音の影響を受けやすいという課
題があった。この発明は上記のような課題を改善するた
めになされたもので、出力信号等の変化に伴う出力雑
音、電源雑音の影響を低減することを目的とする。
は以上のように構成されているため、出力信号等の変化
に伴う出力雑音、電源雑音の影響を受けやすいという課
題があった。この発明は上記のような課題を改善するた
めになされたもので、出力信号等の変化に伴う出力雑
音、電源雑音の影響を低減することを目的とする。
【０００６】
【課題を解決するための手段】この発明に係わる半導体
記憶装置は、別の位置に配置し、別の条件で出力を生成
する複数のライト・イネーブル端子を備え、それぞれに
与えられる書込み信号の論理積により書込み条件が成立
するようにした。
記憶装置は、別の位置に配置し、別の条件で出力を生成
する複数のライト・イネーブル端子を備え、それぞれに
与えられる書込み信号の論理積により書込み条件が成立
するようにした。
【０００７】
【作用】この発明に於ける半導体記憶装置では、あるラ
イト・イネーブル端子が各種雑音の影響を受けたとして
も、また全てのライト・イネーブル端子が別のタイミン
グで各種雑音の影響を受けたとしても、不正なデータへ
の書き換えを防止する。
イト・イネーブル端子が各種雑音の影響を受けたとして
も、また全てのライト・イネーブル端子が別のタイミン
グで各種雑音の影響を受けたとしても、不正なデータへ
の書き換えを防止する。
【０００８】
【実施例】以下、この発明による一実施例を図に基づい
て説明する。図１は本発明の一実施例を示す半導体記憶
装置の構成図である。図において、１ないし９は図４に
示す従来例と同一のものを示し、新規な部分である１
０、１１は書込みのためのライト・イネーブル端子を、
１２は各ライト・イネーブル端子１０、１１の論理積を
とるためのＡＮＤゲートを示す。また、図２はＥＣＬ型
ＳＲＡＭチップを搭載したメモリ基板の搭載図を示し、
図中の１３は半導体素子等を搭載した基板である。ま
た、図３は図１の実施例の動作を説明するタイミング説
明図で、従来例の図５に対応する。
て説明する。図１は本発明の一実施例を示す半導体記憶
装置の構成図である。図において、１ないし９は図４に
示す従来例と同一のものを示し、新規な部分である１
０、１１は書込みのためのライト・イネーブル端子を、
１２は各ライト・イネーブル端子１０、１１の論理積を
とるためのＡＮＤゲートを示す。また、図２はＥＣＬ型
ＳＲＡＭチップを搭載したメモリ基板の搭載図を示し、
図中の１３は半導体素子等を搭載した基板である。ま
た、図３は図１の実施例の動作を説明するタイミング説
明図で、従来例の図５に対応する。
【０００９】次に動作について説明する。データ書き込
時には、書き込まれる入力データがデータ入力端子２
に、書き込まれるメモリセル７のアドレスがアドレス入
力端子３に与えられる。同時に書き込み命令が出された
ことを示す信号がライト・イネーブル０端子１０及びラ
イト・イネーブル１端子１１へ論理１（信号レベルＬＯ
Ｗ）の制御信号として与えられることにより、ＡＮＤゲ
ート１２の出力が論理１（信号レベルＬＯＷ）となり書
き込みレディとなる。更にチップセレクト端子５へ論理
１（信号レベルＬＯＷ）の制御信号が与えられてチップ
が選択され、ＡＮＤゲート８から書き込まれる条件が生
成されて、所定のメモリセル７のアドレスにデータが書
込まれる。
時には、書き込まれる入力データがデータ入力端子２
に、書き込まれるメモリセル７のアドレスがアドレス入
力端子３に与えられる。同時に書き込み命令が出された
ことを示す信号がライト・イネーブル０端子１０及びラ
イト・イネーブル１端子１１へ論理１（信号レベルＬＯ
Ｗ）の制御信号として与えられることにより、ＡＮＤゲ
ート１２の出力が論理１（信号レベルＬＯＷ）となり書
き込みレディとなる。更にチップセレクト端子５へ論理
１（信号レベルＬＯＷ）の制御信号が与えられてチップ
が選択され、ＡＮＤゲート８から書き込まれる条件が生
成されて、所定のメモリセル７のアドレスにデータが書
込まれる。
【００１０】データ読みだし時には、読み出されるメモ
リセル７のアドレスがアドレス入力端子３に与えられ、
チップセレクト端子５へ論理１（信号レベルＬＯＷ）の
制御信号が与えられることによりＡＮＤゲート９が有効
となり、所定のメモリセル７のアドレスのデータがデー
タ出力端子６より読み出される。
リセル７のアドレスがアドレス入力端子３に与えられ、
チップセレクト端子５へ論理１（信号レベルＬＯＷ）の
制御信号が与えられることによりＡＮＤゲート９が有効
となり、所定のメモリセル７のアドレスのデータがデー
タ出力端子６より読み出される。
【００１１】この時ライト・イネーブル端子１０、１１
への書込み信号がメモリ基板上１３で別経路により供給
されているので、図３に示すように出力信号等の変化に
伴う出力雑音、電源雑音がライト・イネーブル端子１
０、１１のいづれかの書込み信号に影響を与えたとして
も、不正にデータが書き換えられることはない。配置が
異なるため、これらのイネーブル端子が同時に同タイミ
ングで雑音の影響を受ける確率はごく小さい。なお上記
の実施例では、ライト・イネーブル端子が２個の場合に
ついて述べたが、２個以上の場合も同様の効果がある。
また、上記イネーブル端子に別々のタイミングと期間、
ライト・イネーブル信号を加えるようにし、すべてのラ
イト・イネーブル期間のＡＮＤで書き込む場合にも、外
部雑音の影響が避けられる効果は同じである。
への書込み信号がメモリ基板上１３で別経路により供給
されているので、図３に示すように出力信号等の変化に
伴う出力雑音、電源雑音がライト・イネーブル端子１
０、１１のいづれかの書込み信号に影響を与えたとして
も、不正にデータが書き換えられることはない。配置が
異なるため、これらのイネーブル端子が同時に同タイミ
ングで雑音の影響を受ける確率はごく小さい。なお上記
の実施例では、ライト・イネーブル端子が２個の場合に
ついて述べたが、２個以上の場合も同様の効果がある。
また、上記イネーブル端子に別々のタイミングと期間、
ライト・イネーブル信号を加えるようにし、すべてのラ
イト・イネーブル期間のＡＮＤで書き込む場合にも、外
部雑音の影響が避けられる効果は同じである。
【００１２】
【発明の効果】以上のようにこの発明によれば、複数の
ライト・イネーブル端子を持ち、それぞれに与えられる
書込み信号の論理積により書込み条件が成立するように
したので、ライト・イネーブル端子への各種雑音の影響
を防ぎ不正なデータ書き換えを低減する効果がある。
ライト・イネーブル端子を持ち、それぞれに与えられる
書込み信号の論理積により書込み条件が成立するように
したので、ライト・イネーブル端子への各種雑音の影響
を防ぎ不正なデータ書き換えを低減する効果がある。
【図１】本発明の一実施例を示す半導体記憶装置の構成
図である。
図である。
【図２】半導体素子を搭載した基板を示す基板搭載図で
ある。
ある。
【図３】本発明の一実施例の動作を説明するタイミング
説明図である。
説明図である。
【図４】従来の半導体記憶装置の回路図である。
【図５】従来の半導体記憶装置の動作を説明するタイミ
ング説明図である。
ング説明図である。
７ メモリセル １０、１１ ライト・イネ−ブル端子 １２ ＡＮＤゲ−ト １３ メモリ基板
Claims (1)
- 【請求項１】 別々の位置に配置され、それぞれ別の条
件で出力信号を出す複数の書き込み可（ライト・イネー
ブル）端子と、それらの論理積で書き込み可信号を出す
手段を備えた半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4060060A JPH05258573A (ja) | 1992-03-17 | 1992-03-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4060060A JPH05258573A (ja) | 1992-03-17 | 1992-03-17 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05258573A true JPH05258573A (ja) | 1993-10-08 |
Family
ID=13131168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4060060A Pending JPH05258573A (ja) | 1992-03-17 | 1992-03-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05258573A (ja) |
-
1992
- 1992-03-17 JP JP4060060A patent/JPH05258573A/ja active Pending
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