JPH0750551B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0750551B2 JPH0750551B2 JP60237428A JP23742885A JPH0750551B2 JP H0750551 B2 JPH0750551 B2 JP H0750551B2 JP 60237428 A JP60237428 A JP 60237428A JP 23742885 A JP23742885 A JP 23742885A JP H0750551 B2 JPH0750551 B2 JP H0750551B2
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- JP
- Japan
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- signal
- circuit
- write
- data
- timing
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Description
【発明の詳細な説明】 〔技術分野〕 この発明は、半導体記憶装置に関するもので、例えば、
カラム系選択回路がスタティック型回路により構成され
たダイナミック型RAM（ランダム・アクセス・メモリ）
に利用して有効な技術に関するものである。
カラム系選択回路がスタティック型回路により構成され
たダイナミック型RAM（ランダム・アクセス・メモリ）
に利用して有効な技術に関するものである。
半導体記憶装置においては、例えばライトイネーブル信
号▲▼がハイレベルなら読み出し動作を行い、ロウ
レベルなら書き込み動作を行うものである。ところが、
ライトイネーブル信号▲▼がハイレベルとされた読
み出し動作状態において、パルス性のノイズにより上記
信号▲▼が極短い時間（数ns）の間ロウレベルにさ
れると、選択状態のメモリセルに誤書き込みを行ってし
まうという問題が生じる。特に、カラム系選択回路をス
タティック型回路により構成し、ワード線を選択状態に
したままカラムアドレス信号を変化させて選択されるデ
ータ線を次々に切り換えることによって、上記ワード線
に結合されたメモリセルの連続的な読み出し／書き込み
動作を行うようにした、いわゆるスタティックカラムモ
ード又はページモード等の連続アクセスモード機能を持
つダイナミック型RAMにあっては、比較的長時間にわた
ってメモリセルが選択状態に置かれるものであるため、
上記ノイズによる誤書き込みの生じる確率が高くなって
しまう。（ダイナミック型RAMに関しては、例えば日経
マグロウヒル社1983年７月18日付の雑誌「日経エレクト
ロニクス」第169頁ないし193頁参照）。
号▲▼がハイレベルなら読み出し動作を行い、ロウ
レベルなら書き込み動作を行うものである。ところが、
ライトイネーブル信号▲▼がハイレベルとされた読
み出し動作状態において、パルス性のノイズにより上記
信号▲▼が極短い時間（数ns）の間ロウレベルにさ
れると、選択状態のメモリセルに誤書き込みを行ってし
まうという問題が生じる。特に、カラム系選択回路をス
タティック型回路により構成し、ワード線を選択状態に
したままカラムアドレス信号を変化させて選択されるデ
ータ線を次々に切り換えることによって、上記ワード線
に結合されたメモリセルの連続的な読み出し／書き込み
動作を行うようにした、いわゆるスタティックカラムモ
ード又はページモード等の連続アクセスモード機能を持
つダイナミック型RAMにあっては、比較的長時間にわた
ってメモリセルが選択状態に置かれるものであるため、
上記ノイズによる誤書き込みの生じる確率が高くなって
しまう。（ダイナミック型RAMに関しては、例えば日経
マグロウヒル社1983年７月18日付の雑誌「日経エレクト
ロニクス」第169頁ないし193頁参照）。
この発明の目的は、パルス性のノイズに対する誤動作を
防止した入力回路を備えた半導体記憶装置を提供するこ
とにある。
防止した入力回路を備えた半導体記憶装置を提供するこ
とにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。すなわち、外
部端子から供給される動作モード信号とその遅延信号と
によりセットされ、上記遅延信号によりリセットされる
ラッチ回路を設け、その出力信号から上記動作モード信
号に従った内部タイミング信号を形成するものである。
を簡単に説明すれば、下記の通りである。すなわち、外
部端子から供給される動作モード信号とその遅延信号と
によりセットされ、上記遅延信号によりリセットされる
ラッチ回路を設け、その出力信号から上記動作モード信
号に従った内部タイミング信号を形成するものである。
第１図には、この発明に係るダイナミック型RAMの一実
施例の回路図が示されている。同図の各回路素子及び回
路ブロックは、公知の半導体集積回路の製造技術によっ
て、特に制限されないが、１個の単結晶シリコンのよう
な半導体基板上に形成される。
施例の回路図が示されている。同図の各回路素子及び回
路ブロックは、公知の半導体集積回路の製造技術によっ
て、特に制限されないが、１個の単結晶シリコンのよう
な半導体基板上に形成される。
１ビットのメモリセルMCは、図示されているようにアド
レス選択用MOSFETQmと、その一方の電極がQmに結合され
その他方の電極が回路の電源電圧レベルに維持される情
報記憶キャパシタCsとからなり、論理“1",“0"の情報
はキャパシタCsに電荷が有るか無いかの形と対応して記
憶される。
レス選択用MOSFETQmと、その一方の電極がQmに結合され
その他方の電極が回路の電源電圧レベルに維持される情
報記憶キャパシタCsとからなり、論理“1",“0"の情報
はキャパシタCsに電荷が有るか無いかの形と対応して記
憶される。
情報の読み出しは、MOSFETQmをオン状態にしてキャパシ
タCsを共通のデータ線DLに結合させ、データ線DLの電位
がキャパシタCsに蓄積された電荷量に応じてどのような
変化が起きるかをセンスすることによって行われる。
タCsを共通のデータ線DLに結合させ、データ線DLの電位
がキャパシタCsに蓄積された電荷量に応じてどのような
変化が起きるかをセンスすることによって行われる。
特に制限されないが、このような微少な信号を検出する
ための基準電位を形成するためにダミーセルDCが設けら
れている。このダミーセルDCは、そのキャパシタCdの容
量値がメモリセルMCのキャパシタCsのほゞ半分であるこ
とを除き、メモリセルMCと同じ製造条件、同じ設計定数
で作られている。キャパシタCdは、タイミング信号φｄ
を受けるMOSFETQd′によってアドレッシングに先立って
リセット（放電）される。上記のように、キャパシタCd
は、その容量値がキャパシタCsのそれの約半分の容量値
に設定されているので、メモリセルMCからの読み出し信
号のほぼ半分に等しい基準電圧を形成することになる。
ための基準電位を形成するためにダミーセルDCが設けら
れている。このダミーセルDCは、そのキャパシタCdの容
量値がメモリセルMCのキャパシタCsのほゞ半分であるこ
とを除き、メモリセルMCと同じ製造条件、同じ設計定数
で作られている。キャパシタCdは、タイミング信号φｄ
を受けるMOSFETQd′によってアドレッシングに先立って
リセット（放電）される。上記のように、キャパシタCd
は、その容量値がキャパシタCsのそれの約半分の容量値
に設定されているので、メモリセルMCからの読み出し信
号のほぼ半分に等しい基準電圧を形成することになる。
同図においてSAは、上記アドレッシングにより生じるこ
のような電位変化の差を、タイミング信号（センスアン
プ制御信号）φpaで決まるセンス期間に拡大するセンス
アンプであり、１対の平行に配置された相補データ線D
L,▲▼にその入出力ノードが結合されている。この
センスアンプSAは、一対の交差結線されたMOSFETQ1,Q2
を有し、これらの正帰還作用により、相補データ線DL,
▲▼に現れた微少な信号を差動的に増幅する。
のような電位変化の差を、タイミング信号（センスアン
プ制御信号）φpaで決まるセンス期間に拡大するセンス
アンプであり、１対の平行に配置された相補データ線D
L,▲▼にその入出力ノードが結合されている。この
センスアンプSAは、一対の交差結線されたMOSFETQ1,Q2
を有し、これらの正帰還作用により、相補データ線DL,
▲▼に現れた微少な信号を差動的に増幅する。
相補データ線DL,▲▼のそれぞれに結合されるメモ
リセルの数は、検出精度を上げるため互いに等しくされ
る。相補データ線DL,▲▼のそれぞれは、また１個
ずつのダミーセルが結合されている。また、各メモリセ
ルMCは、１本のワード線WLと相補対データ線の一方との
間に結合される。各ワード線WLがデータ線対の双方と交
差している場合、ワード線WLの電位が変化されたときに
不所望な結合容量を介して各データ線に与えられる雑音
成分は、コモンモード雑音とみなされる。このようなコ
モンモード雑音は、差動型のセンスアンプSAによって実
質的に無視される。
リセルの数は、検出精度を上げるため互いに等しくされ
る。相補データ線DL,▲▼のそれぞれは、また１個
ずつのダミーセルが結合されている。また、各メモリセ
ルMCは、１本のワード線WLと相補対データ線の一方との
間に結合される。各ワード線WLがデータ線対の双方と交
差している場合、ワード線WLの電位が変化されたときに
不所望な結合容量を介して各データ線に与えられる雑音
成分は、コモンモード雑音とみなされる。このようなコ
モンモード雑音は、差動型のセンスアンプSAによって実
質的に無視される。
アドレッシングの結果として、相補データ線対DL,▲
▼の一方に結合されたメモリセルMCが選択される場
合、他方のデータ線には必ずダミーセルDCが結合される
ように一対のダミーワード線DWL,▲▼の一方が選
択される。
▼の一方に結合されたメモリセルMCが選択される場
合、他方のデータ線には必ずダミーセルDCが結合される
ように一対のダミーワード線DWL,▲▼の一方が選
択される。
上記のアドレッシングの際、一旦破壊されかかったメモ
リセルMCの記憶情報は、このセンス動作によって得られ
たハイレベル若しくはロウレベルの電位をそのまま受け
取ることによって回復する。しかしながら、前述のよう
にハイレベルが電源電圧Vccに対して一定以上落ち込む
と、何回かの読み出し、再書込みを繰り返しているうち
に論理“0"として読み取られるところの誤動作が生じ
る。この誤動作を防ぐために設けられるのがアクティブ
リストア回路ARである。このアクティブリストア回路AR
は、タイミング信号φrsによりロウレベルの信号に対し
て何ら影響を与えずハイレベルの信号にのみ選択的に電
源電圧Vccの電位にブースト（昇圧）する働きがある。
リセルMCの記憶情報は、このセンス動作によって得られ
たハイレベル若しくはロウレベルの電位をそのまま受け
取ることによって回復する。しかしながら、前述のよう
にハイレベルが電源電圧Vccに対して一定以上落ち込む
と、何回かの読み出し、再書込みを繰り返しているうち
に論理“0"として読み取られるところの誤動作が生じ
る。この誤動作を防ぐために設けられるのがアクティブ
リストア回路ARである。このアクティブリストア回路AR
は、タイミング信号φrsによりロウレベルの信号に対し
て何ら影響を与えずハイレベルの信号にのみ選択的に電
源電圧Vccの電位にブースト（昇圧）する働きがある。
同図において代表として示されている相補データ線対D
L,▲▼は、カラムスイッチ回路CWを介して共通相補
データ線CDL,▲▼に選択的に結合される。すなわ
ち、上記相補データ線DL,▲▼と共通相補データ線C
DL,▲▼との間には、カラムデコーダＣ−DCRの出
力により制御されるカラムスイッチMOSFETQ3,Q4が設け
られる。他の代表として示されている相補データ線にも
上記類似のMOSFETQ5,Q6が設けられる。
L,▲▼は、カラムスイッチ回路CWを介して共通相補
データ線CDL,▲▼に選択的に結合される。すなわ
ち、上記相補データ線DL,▲▼と共通相補データ線C
DL,▲▼との間には、カラムデコーダＣ−DCRの出
力により制御されるカラムスイッチMOSFETQ3,Q4が設け
られる。他の代表として示されている相補データ線にも
上記類似のMOSFETQ5,Q6が設けられる。
上記共通相補データ線対CDL,▲▼は、データ入力
バッファDIBの出力端子とメインアンプを含むデータ出
力バッファDOBの入力端子に結合されている。上記デー
タ入力バッファDIBの入力端子は、書き込みデータが供
給される外部端子Dinに結合される。上記データ出力バ
ッファDOBの出力端子は、読み出しデータを送出する外
部端子Doutに結合される。
バッファDIBの出力端子とメインアンプを含むデータ出
力バッファDOBの入力端子に結合されている。上記デー
タ入力バッファDIBの入力端子は、書き込みデータが供
給される外部端子Dinに結合される。上記データ出力バ
ッファDOBの出力端子は、読み出しデータを送出する外
部端子Doutに結合される。
上記データ入力バッファDIBとデータ出力バッファDOBと
は、特に制限されないが、CMOSスタティック型回路によ
り構成される。データ入力バッファDIBは、タイミング
信号φrwによって書き込み動作の時に動作状態にされ、
その動作状態において外部端子Dinから供給された書き
込み信号を共通相補データ線CDL,▲▼に伝える。
また、読み出し動作なら、データ入力バッファDIBは、
上記タイミング信号φrwにより、その出力がハイインピ
ーダンス状態にされる。データ出力バッファDOBは、タ
イミング信号rwによって、読み出し動作の時に動作状
態にされ、その動作状態において外部端子Doutから読み
出しデータ信号を送出させる。
は、特に制限されないが、CMOSスタティック型回路によ
り構成される。データ入力バッファDIBは、タイミング
信号φrwによって書き込み動作の時に動作状態にされ、
その動作状態において外部端子Dinから供給された書き
込み信号を共通相補データ線CDL,▲▼に伝える。
また、読み出し動作なら、データ入力バッファDIBは、
上記タイミング信号φrwにより、その出力がハイインピ
ーダンス状態にされる。データ出力バッファDOBは、タ
イミング信号rwによって、読み出し動作の時に動作状
態にされ、その動作状態において外部端子Doutから読み
出しデータ信号を送出させる。
ロウデコーダＲ−DCR及びカラムデコーダＣ−DCRは、ロ
ウアドレスバッファＲ−ADB及びカラムアドレスバッフ
ァＣ−ADBで形成された内部相補アドレス信号を受け
て、１本のワード線及びダミーワード線並びにカラムス
イッチに供給されるべき選択信号を形成する。すなわ
ち、これらのデコーダＲ−DCR,C−DCRは、メモリセル及
びダミーセルのアドレッシングを行う。ロウアドレスバ
ッファＲ−ADBは、ロウアドレスストローブ信号▲
▼により形成されたタイミング信号φarにより動作状
態にされ、その動作状態において上記ロウアドレススト
ローブ信号▲▼に同期して外部端子から供給され
たアドレス信号AX0〜AXiを取込み、それを保持するとと
もにロウデコーダＲ−DCRに伝える。ロウデコーダＲ−D
CRは、上記伝えられたアドレス信号をデコードしてワー
ド線選択タイミング信号φｘにより所定のワード線及び
ダミーワード線選択動作を行う。
ウアドレスバッファＲ−ADB及びカラムアドレスバッフ
ァＣ−ADBで形成された内部相補アドレス信号を受け
て、１本のワード線及びダミーワード線並びにカラムス
イッチに供給されるべき選択信号を形成する。すなわ
ち、これらのデコーダＲ−DCR,C−DCRは、メモリセル及
びダミーセルのアドレッシングを行う。ロウアドレスバ
ッファＲ−ADBは、ロウアドレスストローブ信号▲
▼により形成されたタイミング信号φarにより動作状
態にされ、その動作状態において上記ロウアドレススト
ローブ信号▲▼に同期して外部端子から供給され
たアドレス信号AX0〜AXiを取込み、それを保持するとと
もにロウデコーダＲ−DCRに伝える。ロウデコーダＲ−D
CRは、上記伝えられたアドレス信号をデコードしてワー
ド線選択タイミング信号φｘにより所定のワード線及び
ダミーワード線選択動作を行う。
一方、カラムアドレスバッファＣ−ADBは、特に制限さ
れないが、CMOSスタティック型回路により構成され、そ
の動作がカラムアドレスストローブ信号▲▼によ
り形成されたタイミング信号φacによって制御され、外
部端子から供給されたアドレス信号AY0〜AYiを受け付け
る。カラムアドレスバッファＣ−ADBによって形成され
た内部相補アドレス信号は、同様にCMOSスタティック型
回路により構成されたカラムデコーダＣ−DCRに伝えら
れる。カラムデコーダＣ−DCRは、その動作がデータ線
選択タイミング信号φｙによって制御され、それに伝え
られたアドレス信号をデコードしてデータ線選択タイミ
ング信号φｙに同期してデータ線の選択動作を行う。
れないが、CMOSスタティック型回路により構成され、そ
の動作がカラムアドレスストローブ信号▲▼によ
り形成されたタイミング信号φacによって制御され、外
部端子から供給されたアドレス信号AY0〜AYiを受け付け
る。カラムアドレスバッファＣ−ADBによって形成され
た内部相補アドレス信号は、同様にCMOSスタティック型
回路により構成されたカラムデコーダＣ−DCRに伝えら
れる。カラムデコーダＣ−DCRは、その動作がデータ線
選択タイミング信号φｙによって制御され、それに伝え
られたアドレス信号をデコードしてデータ線選択タイミ
ング信号φｙに同期してデータ線の選択動作を行う。
タイミング制御回路TCは、外部端子を通して供給された
ロウアドレスストローブ信号▲▼、カラムアドレ
スストローブ信号▲▼及びライトイネーブル信号
▲▼を受けて、各種の内部タイミング信号を形成す
る。
ロウアドレスストローブ信号▲▼、カラムアドレ
スストローブ信号▲▼及びライトイネーブル信号
▲▼を受けて、各種の内部タイミング信号を形成す
る。
第２図には、タイミング制御回路TCに含まれるライトイ
ネーブル信号▲▼の入力回路の一実施例の回路図が
示されている。
ネーブル信号▲▼の入力回路の一実施例の回路図が
示されている。
外部端子から供給されるライトイネーブル信号▲▼
は、特に制限されないが、ノア（NOR）ゲート回路G1を
介して内部回路に取り込まれる。上記ゲート回路G1の他
方の入力には、RAS系のタイミング信号１が供給され
る。このタイミング信号１は、ロウアドレスストロー
ブ信号▲▼がロウレベルにされると、それに従っ
てロウレベルにされる信号である。これにより、チップ
選択状態、言い換えるならば、メモリアクセス状態にお
いてのみ、上記ライトイネーブル信号▲▼の取り込
みが行われる。
は、特に制限されないが、ノア（NOR）ゲート回路G1を
介して内部回路に取り込まれる。上記ゲート回路G1の他
方の入力には、RAS系のタイミング信号１が供給され
る。このタイミング信号１は、ロウアドレスストロー
ブ信号▲▼がロウレベルにされると、それに従っ
てロウレベルにされる信号である。これにより、チップ
選択状態、言い換えるならば、メモリアクセス状態にお
いてのみ、上記ライトイネーブル信号▲▼の取り込
みが行われる。
上記ゲート回路G1の出力信号WEは、一方においてインバ
ータ回路IVにより反転され、遅延回路DELを介して遅延
される。この遅延回路DELによる遅延信号▲▼
は、ノアゲート回路G2の一方の入力に供給される。上記
ゲート回路G1の出力信号WEは、他方においてノアゲート
回路G3の一方の入力に供給される。上記２つのノアゲー
ト回路G2とG3の他方の入力と、それぞれの出力とは交差
接続される。これにより、２つのノアゲート回路G2とG3
はラッチ形態に接続される。
ータ回路IVにより反転され、遅延回路DELを介して遅延
される。この遅延回路DELによる遅延信号▲▼
は、ノアゲート回路G2の一方の入力に供給される。上記
ゲート回路G1の出力信号WEは、他方においてノアゲート
回路G3の一方の入力に供給される。上記２つのノアゲー
ト回路G2とG3の他方の入力と、それぞれの出力とは交差
接続される。これにより、２つのノアゲート回路G2とG3
はラッチ形態に接続される。
上記ノアゲート回路G2の出力端子から、内部書き込み信
号W1が形成される。特に制限されないが、上記書き込み
信号W1は、パルス幅伸張回路PGに供給され、ここで、パ
ルス幅が伸張された書き込み信号W2が形成される。この
ような２つの書き込み信号W1とW2による書き込み動作
は、次に説明から明らかとなるであろう。
号W1が形成される。特に制限されないが、上記書き込み
信号W1は、パルス幅伸張回路PGに供給され、ここで、パ
ルス幅が伸張された書き込み信号W2が形成される。この
ような２つの書き込み信号W1とW2による書き込み動作
は、次に説明から明らかとなるであろう。
第３図には、この実施例の書き込み動作の一例を示すタ
イミング図が示されている。
イミング図が示されている。
ロウアドレスストローブ信号▲▼がハイレベルか
らロウレベルに変化すると、タイミング制御回路TCは、
タイミング信号φar（図示せず）を発生させる。ロウア
ドレスバッファＲ−ADBは、上記タイミング信号φarに
より外部端子から供給されたアドレス信号を取り込み、
それを保持する。このアドレス信号はロウデコーダＲ−
DCRに供給される。ロウデコーダＲ−DCRは、上記アドレ
ス信号をデコード（解読）して、１つのワード線WLとこ
れに対応したダミーワード線（図示せず）をワード線選
択タイミング信号φｘ（図示せず）に同期してハイレベ
ルの選択状態にさせる。これによって、１つのワード線
とダミーワード線の選択動作が行われる。この後、セン
スアンプのための図示しないタイミング信号φpa1,φa2
（図示せず）が形成され、センスアンプSAが動作して相
補データ線DL,▲▼に読み出されたメモリセルの記
憶情報の増幅動作が行われる。
らロウレベルに変化すると、タイミング制御回路TCは、
タイミング信号φar（図示せず）を発生させる。ロウア
ドレスバッファＲ−ADBは、上記タイミング信号φarに
より外部端子から供給されたアドレス信号を取り込み、
それを保持する。このアドレス信号はロウデコーダＲ−
DCRに供給される。ロウデコーダＲ−DCRは、上記アドレ
ス信号をデコード（解読）して、１つのワード線WLとこ
れに対応したダミーワード線（図示せず）をワード線選
択タイミング信号φｘ（図示せず）に同期してハイレベ
ルの選択状態にさせる。これによって、１つのワード線
とダミーワード線の選択動作が行われる。この後、セン
スアンプのための図示しないタイミング信号φpa1,φa2
（図示せず）が形成され、センスアンプSAが動作して相
補データ線DL,▲▼に読み出されたメモリセルの記
憶情報の増幅動作が行われる。
次に、カラムアドレスストローブ信号▲▼がハイ
レベルからロウレベルに変化すると、上記タイミング制
御回路TCは、タイミング信号φac（図示せず）をハイレ
ベルにさせる。このタンミング信号φacのハイレベルに
よって、アドレスバッファが動作状態にされその時の外
部端子から供給されたアドレス信号の取り込みを行う。
レベルからロウレベルに変化すると、上記タイミング制
御回路TCは、タイミング信号φac（図示せず）をハイレ
ベルにさせる。このタンミング信号φacのハイレベルに
よって、アドレスバッファが動作状態にされその時の外
部端子から供給されたアドレス信号の取り込みを行う。
カラムデコーダＣ−DCRは、カラムアドレスバッファＣ
−ADBから供給された内部相補アドレス信号をデコード
することによって、データ線選択タイミング信号φｙ
（図示せず）に同期して、データ線の選択信号を形成す
る。
−ADBから供給された内部相補アドレス信号をデコード
することによって、データ線選択タイミング信号φｙ
（図示せず）に同期して、データ線の選択信号を形成す
る。
このとき、例えばライトイネーブル信号▲▼がハイ
レベルの読み出し動作なら、データ出力回路DOBが動作
状態にされるので、最初の出力信号D0が外部端子Doutへ
読み出される。しかしながら、上記ライトイネーブル信
号▲▼が同図に示すように、パルス性のノイズによ
って一時的にロウレベルにされた場合、ノアゲート回路
G1の出力信号WEは、これに応答して一時的にハイレベル
にされる。これにより、ノアゲート回路G3の出力ノード
N1が一時的にロウレベルにされる。しかしながら、ノア
ゲート回路G2には、遅延回路DELの遅延信号▲▼
のハイレベルによって、その出力信号W1をロウレベルの
ままに維持する。言い換えるならば、上記遅延回路DEL
の遅延時間Td以下のパルス幅を持つライトイネーブル信
号▲▼のロウレベルは、ノイズとみなされ、その取
り込みが禁止される。
レベルの読み出し動作なら、データ出力回路DOBが動作
状態にされるので、最初の出力信号D0が外部端子Doutへ
読み出される。しかしながら、上記ライトイネーブル信
号▲▼が同図に示すように、パルス性のノイズによ
って一時的にロウレベルにされた場合、ノアゲート回路
G1の出力信号WEは、これに応答して一時的にハイレベル
にされる。これにより、ノアゲート回路G3の出力ノード
N1が一時的にロウレベルにされる。しかしながら、ノア
ゲート回路G2には、遅延回路DELの遅延信号▲▼
のハイレベルによって、その出力信号W1をロウレベルの
ままに維持する。言い換えるならば、上記遅延回路DEL
の遅延時間Td以下のパルス幅を持つライトイネーブル信
号▲▼のロウレベルは、ノイズとみなされ、その取
り込みが禁止される。
これに対して、同図に点線で示すように、ライトイネー
ブル信号▲▼が上記遅延時間Tdを越えてロウレベル
にされると、上記遅延時間Td後に、ノアゲート回路G2の
入力が共にロウレベル（論理“0"）にされ、その出力信
号W1がハイレベルに立ち上げられる。この後、ライトイ
ネーブル信号▲▼がハイレベルにされても、ノアゲ
ート回路G3の出力信号N1が上記出力信号W1のハイレベル
によってロウレベルに維持されることによって、上記出
力信号W1はハイレベルのままにされる。そして、上記信
号▲▼のハイレベルへの立ち上がりによって遅延信
号▲▼がハイレベルにされると、上記出力信号W1
はロウレベルにされる。すなわち、上記ラッチ回路が一
旦セット状態（出力W1がハイレベル）にされると、少な
くとも上記遅延時間Tdの間、出力信号W1はハイレベルと
される。
ブル信号▲▼が上記遅延時間Tdを越えてロウレベル
にされると、上記遅延時間Td後に、ノアゲート回路G2の
入力が共にロウレベル（論理“0"）にされ、その出力信
号W1がハイレベルに立ち上げられる。この後、ライトイ
ネーブル信号▲▼がハイレベルにされても、ノアゲ
ート回路G3の出力信号N1が上記出力信号W1のハイレベル
によってロウレベルに維持されることによって、上記出
力信号W1はハイレベルのままにされる。そして、上記信
号▲▼のハイレベルへの立ち上がりによって遅延信
号▲▼がハイレベルにされると、上記出力信号W1
はロウレベルにされる。すなわち、上記ラッチ回路が一
旦セット状態（出力W1がハイレベル）にされると、少な
くとも上記遅延時間Tdの間、出力信号W1はハイレベルと
される。
パルス伸張回路PGは、上記タイミング信号W1を受けて、
伸張されたパルス信号W2を形成する。例えば、データ入
力バッファDIBは、上記両書き込み信号W1とW2がハイレ
ベルの期間t1において、動作状態にされる。書き込み信
号W1のロウレベルにより、書き込み動作が終了され、デ
ータ入力バッファDIBは非動作状態にされ、その出力を
ハイインピーダンス状態にする。また、カラムスイッチ
回路CWも非動作状態にされる。そして、書き込み信号W1
がロウレベルされてから、書き込み信号W2がロウレベル
にされる迄の時間t2において、共通相補データ線CDL,▲
▼が短絡状態にされるというライトリカバリ動作
が行われる。このようなライトリカバリ動作によって、
引き続いて行われる次の書き込み動作／読み出し動作を
高速に行うことができる。
伸張されたパルス信号W2を形成する。例えば、データ入
力バッファDIBは、上記両書き込み信号W1とW2がハイレ
ベルの期間t1において、動作状態にされる。書き込み信
号W1のロウレベルにより、書き込み動作が終了され、デ
ータ入力バッファDIBは非動作状態にされ、その出力を
ハイインピーダンス状態にする。また、カラムスイッチ
回路CWも非動作状態にされる。そして、書き込み信号W1
がロウレベルされてから、書き込み信号W2がロウレベル
にされる迄の時間t2において、共通相補データ線CDL,▲
▼が短絡状態にされるというライトリカバリ動作
が行われる。このようなライトリカバリ動作によって、
引き続いて行われる次の書き込み動作／読み出し動作を
高速に行うことができる。
（１）外部端子から供給される動作モード信号とその遅
延信号とによりセットされ、上記遅延信号によりリセッ
トされるラッチ回路を設け、上記ラッチ回路のセット状
態における信号を内部動作モード信号として取り込むこ
とにより、上記遅延回路における遅延時間以下のパルス
の入力による誤動作を防止することができるという効果
が得られる。
延信号とによりセットされ、上記遅延信号によりリセッ
トされるラッチ回路を設け、上記ラッチ回路のセット状
態における信号を内部動作モード信号として取り込むこ
とにより、上記遅延回路における遅延時間以下のパルス
の入力による誤動作を防止することができるという効果
が得られる。
（２）上記外部端子から供給される動作モード信号を読
み出し／書き込み動作を指示する信号とした場合、読み
出し動作中でに書き込み動作が行われてしまうという誤
動作を防止することができるという効果が得られる。
み出し／書き込み動作を指示する信号とした場合、読み
出し動作中でに書き込み動作が行われてしまうという誤
動作を防止することができるという効果が得られる。
（３）カラムスタティックモード等の連続アクセモード
機能を備えたダイナミック型RAMに、この発明を適用す
ることによって、比較的長時間にわたるメモリアクセス
状態で発生する虞れの高い誤書き込みを確実に防止する
ことができるという効果が得られる。
機能を備えたダイナミック型RAMに、この発明を適用す
ることによって、比較的長時間にわたるメモリアクセス
状態で発生する虞れの高い誤書き込みを確実に防止する
ことができるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、ラッチ回路の
具体的回路構成は、外部端子から供給される動作モード
信号の遅延信号と、外部端子から供給された信号が共に
同じ動作モードを指示するレベルにされた時に、セット
され、上記遅延信号がその解除を指示するレベルにされ
た時リセットされるものであれば何であってもよい。ま
た、第１図において、カラム系アドレス選択回路もダイ
ナミック型回路により構成するものとしてもよい。この
場合においても、ページモード等の連続アクセス機能を
実現できるものである。また、連続アクセスモード機能
は、特に必要とされるものではない。さらに、動作モー
ド信号は、書き込み／読み出し動作を指示するものの
他、出力イネーブル信号であってもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、ラッチ回路の
具体的回路構成は、外部端子から供給される動作モード
信号の遅延信号と、外部端子から供給された信号が共に
同じ動作モードを指示するレベルにされた時に、セット
され、上記遅延信号がその解除を指示するレベルにされ
た時リセットされるものであれば何であってもよい。ま
た、第１図において、カラム系アドレス選択回路もダイ
ナミック型回路により構成するものとしてもよい。この
場合においても、ページモード等の連続アクセス機能を
実現できるものである。また、連続アクセスモード機能
は、特に必要とされるものではない。さらに、動作モー
ド信号は、書き込み／読み出し動作を指示するものの
他、出力イネーブル信号であってもよい。
この発明は、ダイナミック型RAMの他、スタティック型R
AMにも同様に適用することができるものである。
AMにも同様に適用することができるものである。
【図面の簡単な説明】 第１図は、この発明に係るダイナミック型RAMの一実施
例を示す回路図、 第２図は、そのタイミング制御回路TCに含まれるライト
イネーブル信号の入力回路の一実施例を示す回路図、 第３図は、その動作の一例を示すタイミング図である。 MARY……メモリアレイ、MC……メモリセル、DC……ダミ
ーセル、CW……カラムスイッチ、SA……センスアンプ、
AR……アクティブリストア回路、Ｒ−DCR……ロウデコ
ーダ、Ｃ−DCR……カラムデコーダ、Ｒ−ADB……ロウア
ドレスバッファ、Ｃ−ADB……カラムアドレスバッフ
ァ、DOB……データ出力バッファ、DIB……データ入力バ
ッファ、TC……タイミング制御回路、G1〜G3……ノアゲ
ート回路、IV……インバータ回路、DEL……遅延回路、P
G……パルス幅伸張回路
例を示す回路図、 第２図は、そのタイミング制御回路TCに含まれるライト
イネーブル信号の入力回路の一実施例を示す回路図、 第３図は、その動作の一例を示すタイミング図である。 MARY……メモリアレイ、MC……メモリセル、DC……ダミ
ーセル、CW……カラムスイッチ、SA……センスアンプ、
AR……アクティブリストア回路、Ｒ−DCR……ロウデコ
ーダ、Ｃ−DCR……カラムデコーダ、Ｒ−ADB……ロウア
ドレスバッファ、Ｃ−ADB……カラムアドレスバッフ
ァ、DOB……データ出力バッファ、DIB……データ入力バ
ッファ、TC……タイミング制御回路、G1〜G3……ノアゲ
ート回路、IV……インバータ回路、DEL……遅延回路、P
G……パルス幅伸張回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭56−85930（ＪＰ，Ａ) 「日経エレクトロニクス」Ｎｏ．369 （1985．５．20発行 日経マグロウヒル 社）ＰＰ．195−219
Claims (1)
- 【請求項１】複数のワード線とデータ線との交点にダイ
ナミック型メモリセルがマトリックス配置されてなるメ
モリアレイと、 かかるメモリアレイのワード線及びデータ線の選択信号
を形成し、少なくともデータ線の選択信号を形成するカ
ラム系回路がスタティック型回路により構成されたアド
レス選択回路と、 上記アドレス選択回路により選択されたメモリセルに対
して書き込み動作を行うデータ入力バッファと、 上記アドレス選択回路により選択されたメモリセルから
の読み出し信号を出力させるデータ出力バッファと、 外部端子から供給されたアドレスストローブ信号とライ
トイネーブル信号とにより動作モードの判定とそれによ
り指定されたその動作モードに必要なタイミング信号を
発生させるタイミング制御回路とを備え、 上記タイミング制御回路は、外部端子から供給されたラ
イトイネーブル信号とその遅延信号によりセットされ、
上記遅延信号によりリセットされて書き込み制御信号を
形成するラッチ回路と、このラッチ回路から出力される
書き込み制御信号を受けてそのパルス幅を伸長させるパ
ルス幅伸長回路とを含み、 上記書き込み制御信号により上記データ入力バッファを
活性化して書き込み動作を行わせ、 上記パルス幅伸長回路による伸長時間において上記デー
タ入力バッファにより形成された書き込み信号が伝えら
れる信号伝達経路を短絡状態にさせることを特徴とする
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60237428A JPH0750551B2 (ja) | 1985-10-25 | 1985-10-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60237428A JPH0750551B2 (ja) | 1985-10-25 | 1985-10-25 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6299991A JPS6299991A (ja) | 1987-05-09 |
| JPH0750551B2 true JPH0750551B2 (ja) | 1995-05-31 |
Family
ID=17015208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60237428A Expired - Lifetime JPH0750551B2 (ja) | 1985-10-25 | 1985-10-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0750551B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0369094A (ja) * | 1989-08-08 | 1991-03-25 | Nec Corp | 半導体記憶装置 |
| KR19980082928A (ko) * | 1997-05-09 | 1998-12-05 | 윤종용 | 모드 선택을 위한 펄스 발생 회로를 갖는 반도체 장치 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5685930A (en) * | 1979-11-30 | 1981-07-13 | Fujitsu Ltd | Pulse width discriminating circuit |
-
1985
- 1985-10-25 JP JP60237428A patent/JPH0750551B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 「日経エレクトロニクス」Ｎｏ．３６９（１９８５．５．２０発行日経マグロウヒル社）ＰＰ．１９５−２１９ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6299991A (ja) | 1987-05-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |