JPH05258599A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05258599A JPH05258599A JP3295362A JP29536291A JPH05258599A JP H05258599 A JPH05258599 A JP H05258599A JP 3295362 A JP3295362 A JP 3295362A JP 29536291 A JP29536291 A JP 29536291A JP H05258599 A JPH05258599 A JP H05258599A
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- circuit
- burn
- signal
- clock signal
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- 230000010355 oscillation Effects 0.000 claims description 7
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 abstract description 11
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 abstract description 11
- 102100040856 Dual specificity protein kinase CLK3 Human genes 0.000 abstract description 7
- 101000749304 Homo sapiens Dual specificity protein kinase CLK3 Proteins 0.000 abstract description 7
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 abstract description 6
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 abstract description 6
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
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- 238000004519 manufacturing process Methods 0.000 description 1
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Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】メモリの大容量化に伴い単位ビット当りにかか
るストレスが軽減されてくるのをバーンイン時間を延ば
すことなくしかも従来と同等のストレスが加わるように
する。 【構成】２つの２入力論理積回路２および３とこれらの
出力信号を２入力とする論理和回路４とによって、バー
ンインモード設定信号ＢＴＭがハイレベルの時に、通常
動作時のメモリアクセスクロック信号ＣＬＫ１と従来の
半導体記憶装置ではバーンイン時のメモリアクセスに用
いられていたクロック信号ＣＬＫ２との排他的論理和を
とって周波数を２倍にし、バーンイン時のメモリアクセ
スクロック信号ＣＬＫ３として出力する回路を設ける。
るストレスが軽減されてくるのをバーンイン時間を延ば
すことなくしかも従来と同等のストレスが加わるように
する。 【構成】２つの２入力論理積回路２および３とこれらの
出力信号を２入力とする論理和回路４とによって、バー
ンインモード設定信号ＢＴＭがハイレベルの時に、通常
動作時のメモリアクセスクロック信号ＣＬＫ１と従来の
半導体記憶装置ではバーンイン時のメモリアクセスに用
いられていたクロック信号ＣＬＫ２との排他的論理和を
とって周波数を２倍にし、バーンイン時のメモリアクセ
スクロック信号ＣＬＫ３として出力する回路を設ける。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関す
る。
る。
【０００２】
【従来の技術】ＩＣの製造工程におけるスクリーニング
として初期不良を取り除く目的や、ＩＣの信頼性試験に
おける寿命試験の目的で、製品に高温・高電圧ストレス
を印加するバーンインを実施する。バーンインにはスタ
ティックバーンインとダイナミックバーンインの２通り
があるが、本発明の対象となるのは、製品を動作状態に
して行うダイナミックバーンインである。
として初期不良を取り除く目的や、ＩＣの信頼性試験に
おける寿命試験の目的で、製品に高温・高電圧ストレス
を印加するバーンインを実施する。バーンインにはスタ
ティックバーンインとダイナミックバーンインの２通り
があるが、本発明の対象となるのは、製品を動作状態に
して行うダイナミックバーンインである。
【０００３】ダイナミックバーンイン実行時には、外部
より入力されたある一定サイクルのクロックをそのまま
利用して１ワード分のデータをアクセスする。ところが
この外部より入力されるクロックとしては、メモリの高
速化に関わらず常に一定のサイクルで使用しているの
で、最近の高速化されたメモリの実使用時の１ワード分
のデータのアクセス動作時間に対し、バーンイン時のア
クセス動作時間が１０倍位になってきている。
より入力されたある一定サイクルのクロックをそのまま
利用して１ワード分のデータをアクセスする。ところが
この外部より入力されるクロックとしては、メモリの高
速化に関わらず常に一定のサイクルで使用しているの
で、最近の高速化されたメモリの実使用時の１ワード分
のデータのアクセス動作時間に対し、バーンイン時のア
クセス動作時間が１０倍位になってきている。
【０００４】その上、近年メモリの大容量化されている
にも関わらずバーンインの実施時間は変わっていないの
で、実使用状態に比べバーンインによる単位ビット当り
にかかるストレスが軽減されている傾向にある。
にも関わらずバーンインの実施時間は変わっていないの
で、実使用状態に比べバーンインによる単位ビット当り
にかかるストレスが軽減されている傾向にある。
【０００５】
【発明が解決しようとする課題】上述したような従来の
半導体記憶装置におけるバーンインでは、メモリが更に
大容量化した場合、バーンイン実施時間を現状と同じま
まとすると単位ビット当りにかかるストレスが軽減され
るので、信頼性試験における寿命試験やスクリーニング
効果が望めなくなってしまう。また、仮に単位ビット当
りにかかるストレスを現状と同じままにするためには、
バーンイン実施時間を延長しなければならないという問
題点があった。
半導体記憶装置におけるバーンインでは、メモリが更に
大容量化した場合、バーンイン実施時間を現状と同じま
まとすると単位ビット当りにかかるストレスが軽減され
るので、信頼性試験における寿命試験やスクリーニング
効果が望めなくなってしまう。また、仮に単位ビット当
りにかかるストレスを現状と同じままにするためには、
バーンイン実施時間を延長しなければならないという問
題点があった。
【０００６】
【課題を解決するための手段】本発明の半導体記憶装置
は、バーンインモードであるか否かを判定し、メモリア
クセスクロックの周波数を切り替える回路を有すること
を特徴としている。
は、バーンインモードであるか否かを判定し、メモリア
クセスクロックの周波数を切り替える回路を有すること
を特徴としている。
【０００７】
【実施例】次に、本発明の最適な実施例について図面を
参照して説明する。図１（ａ）は本発明の第１の実施例
の構成を示すブロック図である。
参照して説明する。図１（ａ）は本発明の第１の実施例
の構成を示すブロック図である。
【０００８】図１（ａ）を参照すると、本実施例は、排
他的論理和回路１と、この排他的論理和回路１の出力信
号を１つの入力とする２入力の論理積回路２と、もう１
つの２入力論理積回路３と、これら２つの論理積回路２
および論理積回路３の出力信号を入力とする２入力論理
和回路４とからなっている。
他的論理和回路１と、この排他的論理和回路１の出力信
号を１つの入力とする２入力の論理積回路２と、もう１
つの２入力論理積回路３と、これら２つの論理積回路２
および論理積回路３の出力信号を入力とする２入力論理
和回路４とからなっている。
【０００９】そして、排他的論理和回路１は、一方の入
力端がクロック信号入力端子５に接続されもう一方の入
力端がクロック信号入力端子６に接続されている。クロ
ック信号入力端子５には、メモリの通常動作時に用いら
れるメモリアクセス用外部クロック信号ＣＬＫ１が入力
されており、クロック信号入力端子６には、チップの外
部から他のピンを介してバーンイン用のクロック信号Ｃ
ＬＫ２が入力されている。
力端がクロック信号入力端子５に接続されもう一方の入
力端がクロック信号入力端子６に接続されている。クロ
ック信号入力端子５には、メモリの通常動作時に用いら
れるメモリアクセス用外部クロック信号ＣＬＫ１が入力
されており、クロック信号入力端子６には、チップの外
部から他のピンを介してバーンイン用のクロック信号Ｃ
ＬＫ２が入力されている。
【００１０】２入力論理積回路２は、一方の入力端が排
他的論理和回路１の出力端に接続され、もう一方の入力
端がテスト信号入力端子７に接続されている。このテス
ト信号入力端子７にはチップ上で発生されるバーンイン
モード設定信号ＢＴＭが入力される。このバーンインモ
ード設定信号ＢＴＭは従来の半導体記憶装置にも用いら
れているものであって、半導体記憶装置をバーンインす
る際には電源電圧を通常動作時より高くすることを利用
してこの電源電圧の変化を検知することによって、半導
体記憶装置が通常動作モードにあるか又はバーンインモ
ードにあるかを示すものである。本実施例では、通常動
作時にはバーンインモード設定信号ＢＴＭがロウレベル
になり、バーンイン時にはハイレベルになる。
他的論理和回路１の出力端に接続され、もう一方の入力
端がテスト信号入力端子７に接続されている。このテス
ト信号入力端子７にはチップ上で発生されるバーンイン
モード設定信号ＢＴＭが入力される。このバーンインモ
ード設定信号ＢＴＭは従来の半導体記憶装置にも用いら
れているものであって、半導体記憶装置をバーンインす
る際には電源電圧を通常動作時より高くすることを利用
してこの電源電圧の変化を検知することによって、半導
体記憶装置が通常動作モードにあるか又はバーンインモ
ードにあるかを示すものである。本実施例では、通常動
作時にはバーンインモード設定信号ＢＴＭがロウレベル
になり、バーンイン時にはハイレベルになる。
【００１１】本実施例は、テスト信号入力端子７に入力
されるバーンインモード設定信号ＢＴＭのレベルによっ
てバーンインモードが否かを判定する。そして、バーン
インモードでない場合には、クロック入力信号端子５に
入力されるクロック信号ＣＬＫ１をそのまま出力のクロ
ック信号ＣＬＫ３としてメモリをアクセスする。一方、
バーンインモードである時には、クロック信号ＣＬＫ１
とクロック信号ＣＬＫ２との排他的論理和を取ることに
よって通常動作時に比べて周波数を高くしたクロック信
号ＣＬＫ３を出力してメモリをアクセスする。本実施例
の場合は、以下に説明するように、メモリアクセス周波
数を２倍にしている。
されるバーンインモード設定信号ＢＴＭのレベルによっ
てバーンインモードが否かを判定する。そして、バーン
インモードでない場合には、クロック入力信号端子５に
入力されるクロック信号ＣＬＫ１をそのまま出力のクロ
ック信号ＣＬＫ３としてメモリをアクセスする。一方、
バーンインモードである時には、クロック信号ＣＬＫ１
とクロック信号ＣＬＫ２との排他的論理和を取ることに
よって通常動作時に比べて周波数を高くしたクロック信
号ＣＬＫ３を出力してメモリをアクセスする。本実施例
の場合は、以下に説明するように、メモリアクセス周波
数を２倍にしている。
【００１２】以下に、本実施例の回路動作について図１
（ｂ）に示すタイミングチャートを用いて説明する。先
ず、バーンインモードである時には、バーンインモード
設定信号ＢＴＭがバイレベルになる。この結果、論理積
回路３は一方の入力端にロウレベルの信号が入力される
ことになるので、クロック信号ＣＬＫ１の如何に関らず
必ずロウレベルの信号を出力する。一方、論理積回路２
は一方の入力端にハイレベルの信号が入力されることに
なるので、排他的論理和回路１の出力信号を論理和回路
４に伝送する。そして、論理和回路４は、一方の入力端
に論理積回路３からのロウレベル信号が入力されるの
で、論理積回路２の出力信号すなわち、クロック信号Ｃ
ＬＫ１とクロック信号ＣＬＫ２との排他的論理和信号を
クロック信号ＣＬＫ３として出力する。この時、図１
（ｂ）に示すように、クロック信号ＣＬＫ１とクロック
信号ＣＬＫ２を、デューティファクタが１／２で同じで
あり周波数も同じであるようにして半パルス幅だけずれ
るように入力すると、クロック信号ＣＬＫ２の２倍の周
波数のクロック信号ＣＬＫ３が得られる。
（ｂ）に示すタイミングチャートを用いて説明する。先
ず、バーンインモードである時には、バーンインモード
設定信号ＢＴＭがバイレベルになる。この結果、論理積
回路３は一方の入力端にロウレベルの信号が入力される
ことになるので、クロック信号ＣＬＫ１の如何に関らず
必ずロウレベルの信号を出力する。一方、論理積回路２
は一方の入力端にハイレベルの信号が入力されることに
なるので、排他的論理和回路１の出力信号を論理和回路
４に伝送する。そして、論理和回路４は、一方の入力端
に論理積回路３からのロウレベル信号が入力されるの
で、論理積回路２の出力信号すなわち、クロック信号Ｃ
ＬＫ１とクロック信号ＣＬＫ２との排他的論理和信号を
クロック信号ＣＬＫ３として出力する。この時、図１
（ｂ）に示すように、クロック信号ＣＬＫ１とクロック
信号ＣＬＫ２を、デューティファクタが１／２で同じで
あり周波数も同じであるようにして半パルス幅だけずれ
るように入力すると、クロック信号ＣＬＫ２の２倍の周
波数のクロック信号ＣＬＫ３が得られる。
【００１３】一方、通常動作モードでは、バーンインモ
ード設定信号ＢＴＭがロウレベルになる。この結果、論
理積回路２は一方の入力端にロウレベルの信号が入力さ
れることになるので、排他的論理和回路１の出力信号の
如何に関らず必らずロウレベルの信号を出力する。一
方、論理積回路３は一方の入力端にハイレベルの信号が
入力されることになるので、クロック信号ＣＬＫ１を論
理和回路４に伝送する。そして、論理和回路４は一方の
入力端に論理積回路２からのロウレベルが入力されるの
で、論理和回路３の出力信号すなわちクロック信号ＣＬ
Ｋ１をクロック信号ＣＬＫ３として出力する。
ード設定信号ＢＴＭがロウレベルになる。この結果、論
理積回路２は一方の入力端にロウレベルの信号が入力さ
れることになるので、排他的論理和回路１の出力信号の
如何に関らず必らずロウレベルの信号を出力する。一
方、論理積回路３は一方の入力端にハイレベルの信号が
入力されることになるので、クロック信号ＣＬＫ１を論
理和回路４に伝送する。そして、論理和回路４は一方の
入力端に論理積回路２からのロウレベルが入力されるの
で、論理和回路３の出力信号すなわちクロック信号ＣＬ
Ｋ１をクロック信号ＣＬＫ３として出力する。
【００１４】このように、本実施例によれば、バーンイ
ンモード設定信号ＢＴＭの電位レベルに応じてクロック
信号の周波数を切り替えて、クロック信号ＣＬＫ１およ
びクロック信号ＣＬＫ２よりも高い周波数でバーンイン
を実行することができる。
ンモード設定信号ＢＴＭの電位レベルに応じてクロック
信号の周波数を切り替えて、クロック信号ＣＬＫ１およ
びクロック信号ＣＬＫ２よりも高い周波数でバーンイン
を実行することができる。
【００１５】次に本発明の第２の実施例について述べ
る。図２（ａ）は、本発明の第２の実施例の構成を示す
ブロック図である。図２（ａ）を参照すると、本実施例
が第１の実施例と異なるのは論理積回路２の入力信号で
ある。本実施例においては、図１（ａ）における排他的
論理和回路１の出力信号の代りに発振回路８からのクロ
ック信号ＯＳＣが論理積回路２の入力端に入力されてい
るので、第１の実施例におけると同様の回路動作によっ
て、バーンインモード設定信号ＢＴＭの電位レベルに応
じて、クロック信号ＣＬＫ１およびクロック信号ＯＳＣ
のいずれか一方がクロック信号ＣＬＫ３として出力され
る。従って、図２（ｂ）に示すように、発振回路８から
のクロック信号ＯＳＣの周波数をクロック信号ＣＬＫ１
の周波数よりも高いものにしておけば、バーンイン時の
クロック周波数を高くしてテストを効率的に実施するこ
とができる。ここで、半導体記憶装置には通常チップ上
に、メモリアクセス用の外部クロック信号ＣＬＫ１より
も周波数の高いクロック信号を発生する発振回路が内蔵
されているので、この発振回路を利用すれば本発明の実
施のために特別に発振回路を設ける必要はなく、外部か
ら入力しなければならないクロック信号を減らすことが
できる。
る。図２（ａ）は、本発明の第２の実施例の構成を示す
ブロック図である。図２（ａ）を参照すると、本実施例
が第１の実施例と異なるのは論理積回路２の入力信号で
ある。本実施例においては、図１（ａ）における排他的
論理和回路１の出力信号の代りに発振回路８からのクロ
ック信号ＯＳＣが論理積回路２の入力端に入力されてい
るので、第１の実施例におけると同様の回路動作によっ
て、バーンインモード設定信号ＢＴＭの電位レベルに応
じて、クロック信号ＣＬＫ１およびクロック信号ＯＳＣ
のいずれか一方がクロック信号ＣＬＫ３として出力され
る。従って、図２（ｂ）に示すように、発振回路８から
のクロック信号ＯＳＣの周波数をクロック信号ＣＬＫ１
の周波数よりも高いものにしておけば、バーンイン時の
クロック周波数を高くしてテストを効率的に実施するこ
とができる。ここで、半導体記憶装置には通常チップ上
に、メモリアクセス用の外部クロック信号ＣＬＫ１より
も周波数の高いクロック信号を発生する発振回路が内蔵
されているので、この発振回路を利用すれば本発明の実
施のために特別に発振回路を設ける必要はなく、外部か
ら入力しなければならないクロック信号を減らすことが
できる。
【００１６】
【発明の効果】以上説明したように、本発明の半導体記
憶装置は、バーンインモード時にメモリアクセスクロッ
クの周波数を高い周波数に切り替えることによって外部
クロック１サイクル中に複数ワード分のデータをアクセ
スすることを可能にする回路を備えている。
憶装置は、バーンインモード時にメモリアクセスクロッ
クの周波数を高い周波数に切り替えることによって外部
クロック１サイクル中に複数ワード分のデータをアクセ
スすることを可能にする回路を備えている。
【００１７】このことにより本発明によれば、メモリが
大容量化した場合でも、現状と同じバーンイン実施時間
で単位ビット当りに従来と同じストレスをかけることが
できる。
大容量化した場合でも、現状と同じバーンイン実施時間
で単位ビット当りに従来と同じストレスをかけることが
できる。
【図１】分図（ａ）は、本発明の第１の実施例の構成を
示すブロック図である。分図（ｂ）は、分図（ａ）に示
す実施例の動作を説明するためのタイミングチャートを
示すである。
示すブロック図である。分図（ｂ）は、分図（ａ）に示
す実施例の動作を説明するためのタイミングチャートを
示すである。
【図２】分図（ａ）は、本発明の第２の実施例の構成を
示すブロック図である。分図（ｂ）は、分図（ａ）に示
す実施例の動作を説明するためのタイミングチャートを
示す図である。
示すブロック図である。分図（ｂ）は、分図（ａ）に示
す実施例の動作を説明するためのタイミングチャートを
示す図である。
【符号の説明】 １ 排他的論理和回路 ２，３ 論理積回路 ４ 論理和回路 ５，６ クロック信号入力端子 ７ テスト信号入力端子 ８ 発振回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/10 ４８１ 8728−4Ｍ
Claims (5)
- 【請求項１】 バーンインモードであるか否かを判定
し、メモリアクセスクロックの周波数を切り替える回路
を有することを特徴とする半導体記憶装置。 - 【請求項２】 バーンインモードおよび通常動作モード
に対応した電位レベルを有する二値制御信号と、外部か
ら入力される第１のクロック信号と、外部から入力され
る第２のクロック信号とを入力とし、 前記制御信号の電位レベルに応じて、前記第１のクロッ
ク信号と前記第２のクロック信号との排他的論理和信号
および前記第１のクロック信号のいずれか一方を選択し
て出力する回路を有することを特徴とする半導体記憶装
置。 - 【請求項３】 外部から入力される第１のクロック信号
と、外部から外部から入力される第２のクロック信号と
を入力とする排他的論理和回路と、 前記排他的論理和回路の出力信号と、バーインモードお
よび通常動作モードに対応した電位レベルを有する二値
制御信号とを入力とする第１の論理積回路と、 前記第１のクロック信号と、前記制御信号の反転信号と
を入力とする第２の論理積回路と、 前記第１の論理積回路の出力信号と、前記第２の論理積
回路の出力信号とを入力とする論理和回路とからなる回
路を有することを特徴とする半導体記憶装置。 - 【請求項４】 バーンインモードおよび通常動作モード
に対応した電位レベルを有する二値制御信号と、外部か
ら入力されるクロック信号と、内蔵された発振回路の出
力信号とを入力とし、 前記制御信号の電位レベルに応じて前記発振回路の出力
信号および前記クロック信号のいずれか一方を選択して
出力する回路を有することを特徴とする半導体記憶装
置。 - 【請求項５】 バーンインモードおよび通常動作モード
に対応した電位レベルを有する二値制御信号の反転信号
と、外部から入力されるクロック信号とを入力とする第
１の論理積回路と、 前記二値制御信号と、内蔵された発振回路の出力信号と
を入力とする第２の論理積回路と、 前記第１の論理積回路の出力信号と、前記第２の論理積
回路の出力信号とを入力とする論理和回路とからなる回
路を有することを特徴とする半導体記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3295362A JPH05258599A (ja) | 1991-11-12 | 1991-11-12 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3295362A JPH05258599A (ja) | 1991-11-12 | 1991-11-12 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05258599A true JPH05258599A (ja) | 1993-10-08 |
Family
ID=17819642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3295362A Withdrawn JPH05258599A (ja) | 1991-11-12 | 1991-11-12 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05258599A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5708802A (en) * | 1995-11-29 | 1998-01-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| US6967495B2 (en) | 2002-04-05 | 2005-11-22 | Fujitsu Limited | Dynamic burn-in apparatus and adapter card for dynamic burn-in apparatus |
| US7023228B2 (en) | 2001-09-26 | 2006-04-04 | Fujitsu Limited | Dynamic burn-in method and apparatus |
-
1991
- 1991-11-12 JP JP3295362A patent/JPH05258599A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5708802A (en) * | 1995-11-29 | 1998-01-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| US7023228B2 (en) | 2001-09-26 | 2006-04-04 | Fujitsu Limited | Dynamic burn-in method and apparatus |
| US6967495B2 (en) | 2002-04-05 | 2005-11-22 | Fujitsu Limited | Dynamic burn-in apparatus and adapter card for dynamic burn-in apparatus |
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