JPH05259306A - 半導体装置 - Google Patents
半導体装置Info
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- JPH05259306A JPH05259306A JP4053311A JP5331192A JPH05259306A JP H05259306 A JPH05259306 A JP H05259306A JP 4053311 A JP4053311 A JP 4053311A JP 5331192 A JP5331192 A JP 5331192A JP H05259306 A JPH05259306 A JP H05259306A
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- semiconductor device
- electrically connected
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/303—Assembling printed circuits with electric components, e.g. with resistors with surface mounted components
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】
【目的】 パッケージの２以上の面に端子が配設されて
パッケージが回路基板に平行に実装される半導体装置に
関し、装置底面の回路基板を洗浄可能とし、端子数が増
加してもパッケージ寸法を増大させず回路基板の高密度
化を妨げない。 【構成】 半導体装置１２の底面１３ｂには段部１４1,
１４2,１４3,１４4 が配設され、外部回路基板１０と底
面１３ｂの間にはベース３の外側と連通した空隙部１６
が形成される。半導体チップ２は導電部材５，７を介し
て回路基板１０と導通される。また底面１３ｂには、半
導体チップ２と導通したテスト用端子１７が更に設けら
れている。
パッケージが回路基板に平行に実装される半導体装置に
関し、装置底面の回路基板を洗浄可能とし、端子数が増
加してもパッケージ寸法を増大させず回路基板の高密度
化を妨げない。 【構成】 半導体装置１２の底面１３ｂには段部１４1,
１４2,１４3,１４4 が配設され、外部回路基板１０と底
面１３ｂの間にはベース３の外側と連通した空隙部１６
が形成される。半導体チップ２は導電部材５，７を介し
て回路基板１０と導通される。また底面１３ｂには、半
導体チップ２と導通したテスト用端子１７が更に設けら
れている。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係り、特
に、パッケージの２以上の面に端子が配設されてパッケ
ージが回路基板に平行に実装される半導体装置に関す
る。
に、パッケージの２以上の面に端子が配設されてパッケ
ージが回路基板に平行に実装される半導体装置に関す
る。
【０００２】近年、半導体装置の高集積化、高機能化に
伴いその端子数が増加した結果、パッケージの２以上の
外側面に外部回路基板と導通可能に多数の端子が配設さ
れ、回路基板に平行にパッケージが実装される半導体装
置が広く使用されている。これらの半導体装置は、回路
基板をより小型化するために回路基板上での専有面積の
小さなものが要求されている。
伴いその端子数が増加した結果、パッケージの２以上の
外側面に外部回路基板と導通可能に多数の端子が配設さ
れ、回路基板に平行にパッケージが実装される半導体装
置が広く使用されている。これらの半導体装置は、回路
基板をより小型化するために回路基板上での専有面積の
小さなものが要求されている。
【０００３】
【従来の技術】図２は従来の半導体装置の一例の構成図
である。図２（Ｂ）は底面図であり、図２（Ａ）は図２
（Ｂ）中II−II′線における縦断面図である。なお、図
２（Ａ）は、ＬＣＣ(Leadless Chip Carrier) パッケー
ジにより構成される半導体装置１が、回路基板１０に実
装された状態を表す。
である。図２（Ｂ）は底面図であり、図２（Ａ）は図２
（Ｂ）中II−II′線における縦断面図である。なお、図
２（Ａ）は、ＬＣＣ(Leadless Chip Carrier) パッケー
ジにより構成される半導体装置１が、回路基板１０に実
装された状態を表す。
【０００４】ベース３はプリント板プラスチック或いは
積層セラミックで構成されたもので平板状の形状であ
り、上面中央部には凹部３ａが形成され、また四方の外
側面１５1,１５2,１５3,１５4 には夫々複数のＵ字溝４
（以下、サイドノッチと称する）が形成されており、そ
の底面３ｂは平坦面とされている。凹部３ａには半導体
チップ２が接着剤により固着され、半導体チップ２とメ
タライズ層５はワイヤ６によりワイヤボンディングされ
接続されている。メタライズ層５はベース３の表面が金
属化されてなり、ベース３の上面よりサイドノッチ４内
を経由してベース３の底面３ｂの外縁部までに形成され
ている。底面３ｂにはメタライズ層５により略長方形の
パッド７が形成される。
積層セラミックで構成されたもので平板状の形状であ
り、上面中央部には凹部３ａが形成され、また四方の外
側面１５1,１５2,１５3,１５4 には夫々複数のＵ字溝４
（以下、サイドノッチと称する）が形成されており、そ
の底面３ｂは平坦面とされている。凹部３ａには半導体
チップ２が接着剤により固着され、半導体チップ２とメ
タライズ層５はワイヤ６によりワイヤボンディングされ
接続されている。メタライズ層５はベース３の表面が金
属化されてなり、ベース３の上面よりサイドノッチ４内
を経由してベース３の底面３ｂの外縁部までに形成され
ている。底面３ｂにはメタライズ層５により略長方形の
パッド７が形成される。
【０００５】パッド７は回路基板実装時の半田付け用端
子であり、回路基板１０にはパッド７の位置に対応して
端子１１が配置されている。端子１１にクリーム半田を
塗布して半導体装置１を載置しリフロー半田付けするこ
とにより、回路基板１０に半導体装置１が実装される。
子であり、回路基板１０にはパッド７の位置に対応して
端子１１が配置されている。端子１１にクリーム半田を
塗布して半導体装置１を載置しリフロー半田付けするこ
とにより、回路基板１０に半導体装置１が実装される。
【０００６】このとき、メタライズ層５はサイドノッチ
４内に形成されているためベース３の外側面１５1,１５
2,１５3,１５4 から突出しない。したがって、回路基板
１０上で半導体装置１に近接して他の電気部品を配置し
てたとえ接触しても、メタライズ層５がショートするこ
とがない。
４内に形成されているためベース３の外側面１５1,１５
2,１５3,１５4 から突出しない。したがって、回路基板
１０上で半導体装置１に近接して他の電気部品を配置し
てたとえ接触しても、メタライズ層５がショートするこ
とがない。
【０００７】なお、ベース３がプリント板プラスチック
の場合、半導体チップ２とワイヤ６とは樹脂製の封止材
８に覆われて封止されるが、このときに封止材８が流れ
出さないように枠状の突出部９が、ベース３の上面に形
成されている。また、ベース３がセラミックの場合、半
導体チップ２を擁する凹部３ａを密封するためのキャッ
プの接着面として枠状の突出部９をベース３の上面に形
成する。
の場合、半導体チップ２とワイヤ６とは樹脂製の封止材
８に覆われて封止されるが、このときに封止材８が流れ
出さないように枠状の突出部９が、ベース３の上面に形
成されている。また、ベース３がセラミックの場合、半
導体チップ２を擁する凹部３ａを密封するためのキャッ
プの接着面として枠状の突出部９をベース３の上面に形
成する。
【０００８】ところで、図２においては簡単のために半
導体装置１は２２端子構成としたが、マイクロコンピュ
ータ、ＡＳＩＣ（Application Specific Integrated Ci
rcuit)等のロジック部を有するＬＳI(Large Scale Inte
gration)チップを搭載する半導体装置は入出力信号用の
端子(I／Ｏ端子）の数が多く、例えば２万ゲートのゲー
トアレイの場合、その数は３００端子近くにも及ぶ。
導体装置１は２２端子構成としたが、マイクロコンピュ
ータ、ＡＳＩＣ（Application Specific Integrated Ci
rcuit)等のロジック部を有するＬＳI(Large Scale Inte
gration)チップを搭載する半導体装置は入出力信号用の
端子(I／Ｏ端子）の数が多く、例えば２万ゲートのゲー
トアレイの場合、その数は３００端子近くにも及ぶ。
【０００９】またこれらの半導体装置は回路基板実装用
の端子以外にも多数の試験用の端子を有しており、近
年、半導体装置の高集積化、高機能化にともない半導体
装置の端子数は益々増加する傾向にある。
の端子以外にも多数の試験用の端子を有しており、近
年、半導体装置の高集積化、高機能化にともない半導体
装置の端子数は益々増加する傾向にある。
【００１０】
【発明が解決しようとする課題】しかしながら上記従来
の半導体装置によれば、ベース３の底面３ｂは平坦とさ
れているために、図２（Ａ）に示す回路基板実装状態で
は回路基板１０の表面とベース３の底面３ｂとの間には
殆ど隙間がない。このため、回路基板１０に電気部品を
半田付けした後にこれを洗浄する際に洗浄液が回路基板
１０の表面とベース３の底面３ｂとの間に流入すること
が困難であり、この部分は活性剤、フラックス等の残渣
により汚れたままとされていた。したがって、回路基板
の洗浄後に熱処理すると活性剤中のハロゲン元素がイオ
ン化することにより回路基板上の金属導体が腐食して絶
縁抵抗が低下し、回路基板の特性が劣化する問題があ
る。
の半導体装置によれば、ベース３の底面３ｂは平坦とさ
れているために、図２（Ａ）に示す回路基板実装状態で
は回路基板１０の表面とベース３の底面３ｂとの間には
殆ど隙間がない。このため、回路基板１０に電気部品を
半田付けした後にこれを洗浄する際に洗浄液が回路基板
１０の表面とベース３の底面３ｂとの間に流入すること
が困難であり、この部分は活性剤、フラックス等の残渣
により汚れたままとされていた。したがって、回路基板
の洗浄後に熱処理すると活性剤中のハロゲン元素がイオ
ン化することにより回路基板上の金属導体が腐食して絶
縁抵抗が低下し、回路基板の特性が劣化する問題があ
る。
【００１１】また、ベース３の底面３ｂの外縁部に一列
に半田付け用のパッド７（端子）が形成されるので、半
導体チップ２が高集積化されて端子数が増加するに連れ
て、半導体チップ２の寸法は小さくてもパッケージ寸法
は端子数に応じた大きなものにしなければならず、回路
基板の高密度化の妨げとなる問題がある。
に半田付け用のパッド７（端子）が形成されるので、半
導体チップ２が高集積化されて端子数が増加するに連れ
て、半導体チップ２の寸法は小さくてもパッケージ寸法
は端子数に応じた大きなものにしなければならず、回路
基板の高密度化の妨げとなる問題がある。
【００１２】上記の点に鑑み本発明では、回路基板に実
装した際、回路基板の洗浄を確実に行えてその特性を劣
化させることがなく、また端子数が増加してもパッケー
ジ寸法を徒に増大させずに回路基板の高密度化の妨げと
なることのない半導体装置を提供することを目的とす
る。
装した際、回路基板の洗浄を確実に行えてその特性を劣
化させることがなく、また端子数が増加してもパッケー
ジ寸法を徒に増大させずに回路基板の高密度化の妨げと
なることのない半導体装置を提供することを目的とす
る。
【００１３】
【課題を解決するための手段】上記の問題は以下のとお
り構成することにより解決される。
り構成することにより解決される。
【００１４】すなわち、請求項１の発明では、半導体チ
ップが載置されるベースと一端を半導体チップと電気的
に接続され他端がベースの外部と導通可能となるようベ
ースの２以上の外側面に配設された導電部材とを具備し
た半導体装置において、導電部材の他端が外部回路基板
と導通可能なよう外部回路基板にベースを配設した時に
外部回路基板に当接して外部回路基板とベースの外部回
路基板に対向する底面との間にベースの外側と連通する
空隙部を構成するようベースの底面より突出して設けら
れた段部を設けた。
ップが載置されるベースと一端を半導体チップと電気的
に接続され他端がベースの外部と導通可能となるようベ
ースの２以上の外側面に配設された導電部材とを具備し
た半導体装置において、導電部材の他端が外部回路基板
と導通可能なよう外部回路基板にベースを配設した時に
外部回路基板に当接して外部回路基板とベースの外部回
路基板に対向する底面との間にベースの外側と連通する
空隙部を構成するようベースの底面より突出して設けら
れた段部を設けた。
【００１５】また、請求項２の発明では、上記半導体装
置において、導電部材の他端が外部回路基板と導通可能
なよう外部回路基板にベースを配設した時にベースの外
部回路基板に対向する底面に、一端が半導体チップと電
気的に接続され他端がベースの外部と導通可能とされる
テスト用端子を更に設けた。
置において、導電部材の他端が外部回路基板と導通可能
なよう外部回路基板にベースを配設した時にベースの外
部回路基板に対向する底面に、一端が半導体チップと電
気的に接続され他端がベースの外部と導通可能とされる
テスト用端子を更に設けた。
【００１６】
【作用】請求項１の発明によれば、半導体装置を外部回
路基板に例えば半田付けして実装した際に回路基板と半
導体装置のベースの外部回路基板に対向する底面との間
に空隙部が構成され、この空隙部はベースの外側と連通
しているために、例えば回路基板の洗浄液等がベースの
外側から上記空隙部に流入可能となる。
路基板に例えば半田付けして実装した際に回路基板と半
導体装置のベースの外部回路基板に対向する底面との間
に空隙部が構成され、この空隙部はベースの外側と連通
しているために、例えば回路基板の洗浄液等がベースの
外側から上記空隙部に流入可能となる。
【００１７】また請求項２の発明によれば、ベースが外
部回路基板上に配設される際に外部回路基板と導通され
る導電部材はベースの外側面に配設され、これにより半
導体チップと外部回路基板と導通して信号が入出力さ
れ、一方、半導体チップと電気的に接続されてべースの
外部と導通可能な半導体チップのテスト用端子はべース
の外部回路基板に対向する底面に配設される。
部回路基板上に配設される際に外部回路基板と導通され
る導電部材はベースの外側面に配設され、これにより半
導体チップと外部回路基板と導通して信号が入出力さ
れ、一方、半導体チップと電気的に接続されてべースの
外部と導通可能な半導体チップのテスト用端子はべース
の外部回路基板に対向する底面に配設される。
【００１８】
【実施例】図１は本発明の一実施例の構成図である。図
１（Ｂ）は底面図であり、図１（Ａ）は図１（Ｂ）中Ｉ
−Ｉ′線における縦断面図である。なお、図１（Ａ）
は、ＬＣＣパッケージにより構成される半導体装置１２
が回路基板１０に実装された状態を表す。両図におい
て、図２に示した従来の半導体装置１と同一構成部分に
は同一符号を付してある。
１（Ｂ）は底面図であり、図１（Ａ）は図１（Ｂ）中Ｉ
−Ｉ′線における縦断面図である。なお、図１（Ａ）
は、ＬＣＣパッケージにより構成される半導体装置１２
が回路基板１０に実装された状態を表す。両図におい
て、図２に示した従来の半導体装置１と同一構成部分に
は同一符号を付してある。
【００１９】ベース１３はプリント板プラスチック或い
は積層セラミックで構成されたものであり、上面中央部
には凹部１３ａが形成され、四方の外側面１５1,１５2,
１５ 3,１５4 には夫々複数のサイドノッチ４が形成さ
れ、またベース１３の底面１３ｂの四方の外縁部には段
部１４1,１４2,１４3,１４4 が形成されている。各段部
は、図２に示した平板状のベース３の底面の四隅及び中
央部を平坦に切削加工することにより形成され、各段部
の底面はもちろん平坦とされている。
は積層セラミックで構成されたものであり、上面中央部
には凹部１３ａが形成され、四方の外側面１５1,１５2,
１５ 3,１５4 には夫々複数のサイドノッチ４が形成さ
れ、またベース１３の底面１３ｂの四方の外縁部には段
部１４1,１４2,１４3,１４4 が形成されている。各段部
は、図２に示した平板状のベース３の底面の四隅及び中
央部を平坦に切削加工することにより形成され、各段部
の底面はもちろん平坦とされている。
【００２０】これによりベース１３の底面１３ｂの四隅
には、段部１４1,１４2 の間に流入通路１７1 が、段部
１４2,１４3 の間に流入通路１７2 が、段部１４3,１４
4 の間に流入通路１７3 が、段部１４4,１４1 の間に流
入通路１７4 が形成される。各流入通路はベース１３の
底面１３ｂの中央部を介し連通している。また、各流入
通路は図示の通りベース１３の外側にしだい拡大する開
口を有している。
には、段部１４1,１４2 の間に流入通路１７1 が、段部
１４2,１４3 の間に流入通路１７2 が、段部１４3,１４
4 の間に流入通路１７3 が、段部１４4,１４1 の間に流
入通路１７4 が形成される。各流入通路はベース１３の
底面１３ｂの中央部を介し連通している。また、各流入
通路は図示の通りベース１３の外側にしだい拡大する開
口を有している。
【００２１】ワイヤ６により半導体チップ２と接続され
たメタライズ層５は、ベース３の上面よりサイドノッチ
４内を経由してベース３の底面に形成された段部１４1,
１４ 2,１４3,１４4 に到り、各段部にはメタライズ層５
により略長方形のパッド７が夫々形成される。パッド７
が回路基板１０に配設された端子１１に半田付けされ
て、図１（Ａ）に示すとおり半導体装置１２が回路基板
１０に実装される。
たメタライズ層５は、ベース３の上面よりサイドノッチ
４内を経由してベース３の底面に形成された段部１４1,
１４ 2,１４3,１４4 に到り、各段部にはメタライズ層５
により略長方形のパッド７が夫々形成される。パッド７
が回路基板１０に配設された端子１１に半田付けされ
て、図１（Ａ）に示すとおり半導体装置１２が回路基板
１０に実装される。
【００２２】この基板実装状態でベース１３の底面１３
ｂの段部１４1,１４2,１４3,１４4が回路基板１０に当
接することにより、回路基板１０とベース１３との間に
空隙部１６が形成される。この空隙部１６は、流入通路
１７1,１７2,１７3,１７4 を介してベース１３の外側の
空間と連通する。
ｂの段部１４1,１４2,１４3,１４4が回路基板１０に当
接することにより、回路基板１０とベース１３との間に
空隙部１６が形成される。この空隙部１６は、流入通路
１７1,１７2,１７3,１７4 を介してベース１３の外側の
空間と連通する。
【００２３】したがって、半導体装置１２が回路基板１
０に実装された状態で、流入通路１７1,１７2,１７3,１
７4 を介してベース１３の外側から回路基板１０とベー
ス１３の底面１３ｂとの間の空隙部１６に洗浄液が流入
することができる。このため、回路基板１０のベース１
３の下となる部分を洗浄することができるので、この部
分に金属導体パターンが配設されていても金属導体パタ
ーンが基板の熱処理により腐食することがなく回路基板
の特性も劣化しない。
０に実装された状態で、流入通路１７1,１７2,１７3,１
７4 を介してベース１３の外側から回路基板１０とベー
ス１３の底面１３ｂとの間の空隙部１６に洗浄液が流入
することができる。このため、回路基板１０のベース１
３の下となる部分を洗浄することができるので、この部
分に金属導体パターンが配設されていても金属導体パタ
ーンが基板の熱処理により腐食することがなく回路基板
の特性も劣化しない。
【００２４】またベース１３の底面１３ｂには、段部１
４1 の図中右側及び段部１４3 の図中左側に夫々複数の
テスト用端子１８が設けられている。テスト用端子１８
は、ベース１３上面より底面１３ｂに貫通して設けられ
たスルーホール１９を介してベース１３上面のメタライ
ズ層５と導通している。メタライズ層５はワイヤ６によ
り半導体チップ２と接続されているので、テスト用端子
１８は半導体チップ２と導通しており、半導体チップ２
よりのテスト信号をテスト用端子１８より取り出すこと
ができる。
４1 の図中右側及び段部１４3 の図中左側に夫々複数の
テスト用端子１８が設けられている。テスト用端子１８
は、ベース１３上面より底面１３ｂに貫通して設けられ
たスルーホール１９を介してベース１３上面のメタライ
ズ層５と導通している。メタライズ層５はワイヤ６によ
り半導体チップ２と接続されているので、テスト用端子
１８は半導体チップ２と導通しており、半導体チップ２
よりのテスト信号をテスト用端子１８より取り出すこと
ができる。
【００２５】このように本実施例では、ベース１３の外
縁部に底面１３ｂより突出して設けられた段部１４1,１
４2,１４3,１４4 に回路基板１０と半導体チップ２間の
信号の入出力を行うための導電部材であるパッド７を配
設し、ベース１３の底面１３ｂに半導体チップ２よりテ
スト用信号を取り出すテスト用端子１８を配設している
ので、ベース１３の外側部に全ての端子を配設していた
従来の半導体装置に比べると、端子数が増大してもパッ
ケージの寸法を徒に大きくすることがない。よって、回
路基板の高密度化に寄与することができる特長がある。
縁部に底面１３ｂより突出して設けられた段部１４1,１
４2,１４3,１４4 に回路基板１０と半導体チップ２間の
信号の入出力を行うための導電部材であるパッド７を配
設し、ベース１３の底面１３ｂに半導体チップ２よりテ
スト用信号を取り出すテスト用端子１８を配設している
ので、ベース１３の外側部に全ての端子を配設していた
従来の半導体装置に比べると、端子数が増大してもパッ
ケージの寸法を徒に大きくすることがない。よって、回
路基板の高密度化に寄与することができる特長がある。
【００２６】なお、本実施例ではＬＣＣパッケージの半
導体装置について説明したが、端子がパッケージの２以
上の面に配設されてパッケージが外部回路基板と平行
に、すなわちパッケージの底面が基板面に当接して実装
される構成の半導体装置であれば本発明を適用すること
ができる。
導体装置について説明したが、端子がパッケージの２以
上の面に配設されてパッケージが外部回路基板と平行
に、すなわちパッケージの底面が基板面に当接して実装
される構成の半導体装置であれば本発明を適用すること
ができる。
【００２７】
【発明の効果】上述の如く請求項１の発明によれば、半
導体装置を外部回路基板に実装した際に回路基板と装置
のベース底面に構成される空隙部にベースの外側から洗
浄液を流入させて装置の下に位置する回路基板面を洗浄
できる特長がある。また請求項２の発明によれば、半導
体チップのテスト用端子はべースの底面に配設され外部
回路基板と導通される導電部材だけがベースの外側面に
配設されるので、従来の半導体装置に比べるとベースの
寸法を大きくすることなく回路基板に実装できる特長が
ある。
導体装置を外部回路基板に実装した際に回路基板と装置
のベース底面に構成される空隙部にベースの外側から洗
浄液を流入させて装置の下に位置する回路基板面を洗浄
できる特長がある。また請求項２の発明によれば、半導
体チップのテスト用端子はべースの底面に配設され外部
回路基板と導通される導電部材だけがベースの外側面に
配設されるので、従来の半導体装置に比べるとベースの
寸法を大きくすることなく回路基板に実装できる特長が
ある。
【図１】本発明の一実施例の構成図であり、図１（Ａ）
は縦断面図、図１（Ｂ）は底面図である。
は縦断面図、図１（Ｂ）は底面図である。
【図２】従来の半導体装置の一例の構成図であり、図２
（Ａ）は縦断面図、図２（Ｂ）は底面図である。
（Ａ）は縦断面図、図２（Ｂ）は底面図である。
２ 半導体チップ ５ メタライズ（導電部材） ７ パッド（導電部材） １０ 回路基板 １２ 半導体装置 １３ ベース １３ｂ 底面 １４1,１４2,１４3,１４4 段部 １５1,１５2,１５3,１５4 外側面 １６ 空隙部 １８ テスト用端子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 原口 隆 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (3)
- 【請求項１】 半導体チップ（２）が載置されるベース
（１３）と一端を該半導体チップ（２）と電気的に接続
され他端が該ベース（１３）の外部と導通可能となるよ
う該ベース（１３）の２以上の外側面（１５1,１５2,１
５3,１５4)に配設された導電部材（５，７）とを具備し
た半導体装置において、 該導電部材（５）の該他端（７）が外部回路基板（１
０）と導通可能なよう該外部回路基板（１０）に該ベー
ス（１３）を配設した時に該外部回路基板（１０）に当
接して該外部回路基板（１０）と該ベース（１３）の該
外部回路基板（１０）に対向する底面（１３ｂ）との間
に該ベース（１３）の外側と連通する空隙部（１６）を
構成するよう該ベース（１３）の底面（１３ｂ）より突
出して設けられた段部（１４1,１４2,１４3,１４4)を具
備したことを特徴とする半導体装置（１２）。 - 【請求項２】 半導体チップ（２）が載置されるベース
（１３）と一端を該半導体チップ（２）と電気的に接続
され他端が該ベース（１３）の外部と導通可能となるよ
う該ベース（１３）の２以上の外側面（１５1,１５2,１
５3,１５4)に配設された導電部材（５，７）とを具備し
た半導体装置において、 該導電部材（５）の該他端（７）が外部回路基板（１
０）と導通可能なよう該外部回路基板（１０）に該ベー
ス（１３）を配設した時に該ベース（１３）の該外部回
路基板（１０）に対向する底面（１３ｂ）に、一端が該
半導体チップ（２）と電気的に接続され他端が該ベース
（１３）の外部と導通可能とされるテスト用端子（１
８）を更に具備したことを特徴とする半導体装置（１
２）。 - 【請求項３】 前記段部（１４1,１４2,１４3,１４4)
は、前記テスト用端子（１８）が具備される前記ベース
（１３）の前記底面（１３ｂ）より突出して設けられる
ことを特徴とする請求項１記載の半導体装置（１２）。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4053311A JPH05259306A (ja) | 1992-03-12 | 1992-03-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4053311A JPH05259306A (ja) | 1992-03-12 | 1992-03-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05259306A true JPH05259306A (ja) | 1993-10-08 |
Family
ID=12939178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4053311A Withdrawn JPH05259306A (ja) | 1992-03-12 | 1992-03-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05259306A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09129770A (ja) * | 1995-10-31 | 1997-05-16 | Nec Corp | 集積回路装置 |
| WO2005071743A1 (ja) * | 2004-01-22 | 2005-08-04 | Renesas Technology Corp. | 半導体パッケージ及び半導体装置 |
| US7067741B2 (en) | 2000-09-05 | 2006-06-27 | Seiko Epson Corporation | Semiconductor device and method of manufacture thereof, circuit board, and electronic instrument |
| WO2006114986A1 (ja) * | 2005-04-25 | 2006-11-02 | Sony Corporation | 電子部品搭載用基板及びそれを用いた電子装置 |
| US7141819B2 (en) | 2003-05-19 | 2006-11-28 | Oki Electric Industry Co., Ltd. | Semiconductor package |
| US7184276B2 (en) | 2000-09-05 | 2007-02-27 | Seiko Epson Corporation | Semiconductor device and method of manufacture thereof, circuit board, and electronic instrument |
-
1992
- 1992-03-12 JP JP4053311A patent/JPH05259306A/ja not_active Withdrawn
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7067741B2 (en) | 2000-09-05 | 2006-06-27 | Seiko Epson Corporation | Semiconductor device and method of manufacture thereof, circuit board, and electronic instrument |
| US7129420B2 (en) | 2000-09-05 | 2006-10-31 | Seiko Epson Corporation | Semiconductor device and method for manufacture thereof, circuit board, and electronic instrument |
| US7184276B2 (en) | 2000-09-05 | 2007-02-27 | Seiko Epson Corporation | Semiconductor device and method of manufacture thereof, circuit board, and electronic instrument |
| US7141819B2 (en) | 2003-05-19 | 2006-11-28 | Oki Electric Industry Co., Ltd. | Semiconductor package |
| WO2005071743A1 (ja) * | 2004-01-22 | 2005-08-04 | Renesas Technology Corp. | 半導体パッケージ及び半導体装置 |
| WO2006114986A1 (ja) * | 2005-04-25 | 2006-11-02 | Sony Corporation | 電子部品搭載用基板及びそれを用いた電子装置 |
| JP2006303335A (ja) * | 2005-04-25 | 2006-11-02 | Sony Corp | 電子部品搭載用基板及びそれを用いた電子装置 |
| US7808104B2 (en) | 2005-04-25 | 2010-10-05 | Sony Corporation | Substrate for mounting electronic component and electronic apparatus including the substrate |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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