JPH05259410A - マスクｒｏｍ - Google Patents
マスクｒｏｍInfo
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- JPH05259410A JPH05259410A JP5462792A JP5462792A JPH05259410A JP H05259410 A JPH05259410 A JP H05259410A JP 5462792 A JP5462792 A JP 5462792A JP 5462792 A JP5462792 A JP 5462792A JP H05259410 A JPH05259410 A JP H05259410A
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- layer
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Abstract
(57)【要約】
【構成】本発明は、フラットセル構造のマスクＲＯＭの
拡散層ビット線を溝の側壁部及び底部に形成する。 【効果】本発明によれば、ビット線とワード線との寄生
容量が低下し、高速なマスクＲＯＭを提供できる。
拡散層ビット線を溝の側壁部及び底部に形成する。 【効果】本発明によれば、ビット線とワード線との寄生
容量が低下し、高速なマスクＲＯＭを提供できる。
Description
【０００１】
【産業上の利用分野】本発明はマスクＲＯＭに関する。
特に、フラットＮＯＲ型メモリセルからなるマスクＲＯ
Ｍに関する。
特に、フラットＮＯＲ型メモリセルからなるマスクＲＯ
Ｍに関する。
【０００２】
【従来の技術】従来のマスクＲＯＭは、選択酸化による
素子分離領域とコンタクトホールがメモリセルアレイ内
でかなりの面積を占有していた。これらをメモリセルア
レイ内でなくすことにより容量増が期待される。これを
実現したのが、ＮＡＮＤ型マスクＲＯＭである。しか
し、ゲート形成後のイオン注入が難しいので、ユーザー
からデータを入手してから製品出荷までの期間（以下、
ＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ）と略記す
る）が長くなるという欠点があった。また、複数のメモ
リセルを直列に接続するため、高速化が難しいという欠
点があった。ＮＯＲ型マスクＲＯＭはゲート形成後のイ
オン注入が簡単であり、複数のメモリセルが並列に接続
されているので高速化が可能である。
素子分離領域とコンタクトホールがメモリセルアレイ内
でかなりの面積を占有していた。これらをメモリセルア
レイ内でなくすことにより容量増が期待される。これを
実現したのが、ＮＡＮＤ型マスクＲＯＭである。しか
し、ゲート形成後のイオン注入が難しいので、ユーザー
からデータを入手してから製品出荷までの期間（以下、
ＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ）と略記す
る）が長くなるという欠点があった。また、複数のメモ
リセルを直列に接続するため、高速化が難しいという欠
点があった。ＮＯＲ型マスクＲＯＭはゲート形成後のイ
オン注入が簡単であり、複数のメモリセルが並列に接続
されているので高速化が可能である。
【０００３】ＮＯＲ型のマスクＲＯＭにおいて、フラッ
トＮＯＲ型メモリがある（シャープ技報４０号１９８８
年Ｐ７１〜Ｐ７５）。これは、メモリセルアレイ内から
選択酸化法による素子分離領域をなくし、かつコンタク
トレス構造にしたマスクＲＯＭである。以下［図９］〜
［図１１］を参照してフラットＮＯＲ型メモリの構造を
説明する。
トＮＯＲ型メモリがある（シャープ技報４０号１９８８
年Ｐ７１〜Ｐ７５）。これは、メモリセルアレイ内から
選択酸化法による素子分離領域をなくし、かつコンタク
トレス構造にしたマスクＲＯＭである。以下［図９］〜
［図１１］を参照してフラットＮＯＲ型メモリの構造を
説明する。
【０００４】［図９］に示すように、Ｐ型半導体基板２
００上に平行な縞状のＮ型拡散層２０１を設け、これと
直角方向にゲート絶縁膜２０８を挟んでポリサイドでワ
ード線２０３を設ける。［図１０］は［図９］のＡ〜
Ａ’断面を示している。Ｎ型拡散層２０１のワード線２
０３との交差部にソース・ドレイン領域２０４、その間
のワード線２０３の直下にチャネル２０５が形成され
る。層間絶縁膜２１０を挟み、この上部に金属配線２０
９を設ける。この様にして素子分離領域のないフラット
セルのメモリアレイが実現される。
００上に平行な縞状のＮ型拡散層２０１を設け、これと
直角方向にゲート絶縁膜２０８を挟んでポリサイドでワ
ード線２０３を設ける。［図１０］は［図９］のＡ〜
Ａ’断面を示している。Ｎ型拡散層２０１のワード線２
０３との交差部にソース・ドレイン領域２０４、その間
のワード線２０３の直下にチャネル２０５が形成され
る。層間絶縁膜２１０を挟み、この上部に金属配線２０
９を設ける。この様にして素子分離領域のないフラット
セルのメモリアレイが実現される。
【０００５】［図１１］はこのようなメモリアレイをも
ちいたマスクＲＯＭの回路構成の一部を示したものであ
る。このようなフラットセル構造はＮ型拡散層をビット
線兼接地線として用いているために、これらの抵抗と接
合容量が大きくなる。ここで、ビット線の伝搬遅延時間
を短縮するため、メモリーセルアレイを幾つかのバンク
に分割した、バンク選択構造をしている。［図１１］は
ｉ番目のバンクを中心に示している。それぞれのバンク
はビット線の両端に接続された二種類のバンク選択トラ
ンジスタからなる。一つは、偶数列選択トランジスタ２
２５であり、もう一つは奇数列選択トランジスタ２２６
である。［図１１］中のＤ、Ｅ、Ｆ、Ｇは［図９］中の
Ｄ、Ｅ、Ｆ、Ｇに対応している。
ちいたマスクＲＯＭの回路構成の一部を示したものであ
る。このようなフラットセル構造はＮ型拡散層をビット
線兼接地線として用いているために、これらの抵抗と接
合容量が大きくなる。ここで、ビット線の伝搬遅延時間
を短縮するため、メモリーセルアレイを幾つかのバンク
に分割した、バンク選択構造をしている。［図１１］は
ｉ番目のバンクを中心に示している。それぞれのバンク
はビット線の両端に接続された二種類のバンク選択トラ
ンジスタからなる。一つは、偶数列選択トランジスタ２
２５であり、もう一つは奇数列選択トランジスタ２２６
である。［図１１］中のＤ、Ｅ、Ｆ、Ｇは［図９］中の
Ｄ、Ｅ、Ｆ、Ｇに対応している。
【０００６】例えば、偶数列のメモリセル２２２をアク
セスするときは、ＷＬ１５とＳＥｉをアクティブにし、
続いて、Ｈをアクティブにして列選択トランジスタ２２
７をオンにする。すると、センスアンプ２２９にメモリ
セルのデータが出力される。奇数列のメモリセル２２４
をアクセスするときは、ＷＬ１５とＳＯｉをアクティブ
にし、Ｈをアクティブにすればよい。
セスするときは、ＷＬ１５とＳＥｉをアクティブにし、
続いて、Ｈをアクティブにして列選択トランジスタ２２
７をオンにする。すると、センスアンプ２２９にメモリ
セルのデータが出力される。奇数列のメモリセル２２４
をアクセスするときは、ＷＬ１５とＳＯｉをアクティブ
にし、Ｈをアクティブにすればよい。
【０００７】以上フラットＮＯＲ型メモリを説明した。
このような構造にすると、メモリセルアレイ内に選択酸
化法による素子分離領域がなく、かつコンタクトホール
が無いので高集積化が可能になる。また、ＮＯＲ型であ
るのでゲート形成後のイオン注入が簡単であり、さら
に、複数のメモリセルが並列に接続されているので高速
化が可能である。
このような構造にすると、メモリセルアレイ内に選択酸
化法による素子分離領域がなく、かつコンタクトホール
が無いので高集積化が可能になる。また、ＮＯＲ型であ
るのでゲート形成後のイオン注入が簡単であり、さら
に、複数のメモリセルが並列に接続されているので高速
化が可能である。
【０００８】しかし、上記のようなフラットＮＯＲ型メ
モリはワード線２０３が薄いゲート酸化膜２０８を挟ん
でＮ型拡散層２０１上に形成されるためワード線２０３
とＮ型拡散層２０１との間に寄生容量が発生するのでワ
ード線２０３の伝搬遅延時間が増加するという欠点があ
った。
モリはワード線２０３が薄いゲート酸化膜２０８を挟ん
でＮ型拡散層２０１上に形成されるためワード線２０３
とＮ型拡散層２０１との間に寄生容量が発生するのでワ
ード線２０３の伝搬遅延時間が増加するという欠点があ
った。
【０００９】また、チャネルの２０５の反転を防止する
ために、ゲート形成後に低加速でＰ型不純物であるボロ
ンをイオン注入することが一般に行われている。ところ
が、このイオン注入はセル全面に行われるため、Ｎ型拡
散層２０１の抵抗が増大しビット線の伝搬遅延時間が増
加するという欠点があった。
ために、ゲート形成後に低加速でＰ型不純物であるボロ
ンをイオン注入することが一般に行われている。ところ
が、このイオン注入はセル全面に行われるため、Ｎ型拡
散層２０１の抵抗が増大しビット線の伝搬遅延時間が増
加するという欠点があった。
【００１０】また、マスクＲＯＭの場合、ユーザーのデ
ータを製造工程中に書込む。フラットＮＯＲ型セルはワ
ード線２０３形成後に［図１２］に示すように、フォト
レジストでパターニングし、ボロンをチャネルにイオン
注入してセルトランジスタのしきい値を変化させること
によりデータを書込む。このフォトリソグラフィーは合
わせ余裕を考慮したマスク２３０を用いて行われるた
め、Ｎ型拡散層２０１中にもＰ型不純物であるボロンが
一部注入される。したがって、Ｎ型拡散層２０１の抵抗
がさらに増大しビット線の伝搬遅延時間がさらに増加し
てしまう。
ータを製造工程中に書込む。フラットＮＯＲ型セルはワ
ード線２０３形成後に［図１２］に示すように、フォト
レジストでパターニングし、ボロンをチャネルにイオン
注入してセルトランジスタのしきい値を変化させること
によりデータを書込む。このフォトリソグラフィーは合
わせ余裕を考慮したマスク２３０を用いて行われるた
め、Ｎ型拡散層２０１中にもＰ型不純物であるボロンが
一部注入される。したがって、Ｎ型拡散層２０１の抵抗
がさらに増大しビット線の伝搬遅延時間がさらに増加し
てしまう。
【００１１】
【発明が解決しようとする課題】上記したように、従来
のフラットＮＯＲ型メモリは、ワード線とＮ型拡散層と
の間に寄生容量が発生するのでワード線の伝搬遅延時間
が増加する、Ｎ型拡散層中にＰ型不純物であるボロンが
注入されてしまうのでＮ型拡散層の抵抗が増大しビット
線の伝搬遅延時間が増加するという欠点があった。本発
明は、上記欠点を除去し、ワード線やビット線の伝搬遅
延時間を短くし、高速なフラットＮＯＲ型メモリを提供
することを目的とする。
のフラットＮＯＲ型メモリは、ワード線とＮ型拡散層と
の間に寄生容量が発生するのでワード線の伝搬遅延時間
が増加する、Ｎ型拡散層中にＰ型不純物であるボロンが
注入されてしまうのでＮ型拡散層の抵抗が増大しビット
線の伝搬遅延時間が増加するという欠点があった。本発
明は、上記欠点を除去し、ワード線やビット線の伝搬遅
延時間を短くし、高速なフラットＮＯＲ型メモリを提供
することを目的とする。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に本発明では、表面に第一導電型の半導体層を有し前記
半導体層に複数の溝を有する基板と、前記溝の底部と側
壁部とに形成された第二導電型の拡散層と、前記溝を充
填する絶縁体層と、前記半導体層表面に形成された絶縁
膜と、前記絶縁体層上と前記絶縁膜上とに形成された導
電体層とを具備することを特徴とするマスクＲＯＭを提
供する。また、前記拡散層の前記溝底部における不純物
濃度が前記溝側壁部における不純物濃度よりも大きいこ
とを特徴とするマスクＲＯＭを提供する。また、前記拡
散層の前記溝底部における接合深さが前記溝側壁部にお
ける接合深さよりも深いことを特徴とするマスクＲＯＭ
を提供する。
に本発明では、表面に第一導電型の半導体層を有し前記
半導体層に複数の溝を有する基板と、前記溝の底部と側
壁部とに形成された第二導電型の拡散層と、前記溝を充
填する絶縁体層と、前記半導体層表面に形成された絶縁
膜と、前記絶縁体層上と前記絶縁膜上とに形成された導
電体層とを具備することを特徴とするマスクＲＯＭを提
供する。また、前記拡散層の前記溝底部における不純物
濃度が前記溝側壁部における不純物濃度よりも大きいこ
とを特徴とするマスクＲＯＭを提供する。また、前記拡
散層の前記溝底部における接合深さが前記溝側壁部にお
ける接合深さよりも深いことを特徴とするマスクＲＯＭ
を提供する。
【００１３】また、表面に第一導電型の半導体層を有し
前記半導体層表面に平行して走る複数の溝を有する基板
と、前記溝の底部と側壁部とに形成された第二導電型の
拡散層からなるビット線と、前記溝を充填する絶縁体層
と、前記半導体層表面に形成されたゲート絶縁膜と、前
記絶縁体層上と前記ゲート絶縁膜上とに導電体によって
形成され前記溝と直交するように平行して配設されたワ
ード線とを有し前記拡散層をソース・ドレイン領域とし
前記ワード線をゲート電極とするメモリセルトランジス
タを具備することを特徴とするマスクＲＯＭを提供す
る。また、前記拡散層の前記溝底部における不純物濃度
が前記溝側壁部における不純物濃度よりも大きいことを
特徴とするマスクＲＯＭを提供する。また、前記拡散層
の前記溝底部における接合深さが前記溝側壁部における
接合深さよりも深いことを特徴とするマスクＲＯＭを提
供する。
前記半導体層表面に平行して走る複数の溝を有する基板
と、前記溝の底部と側壁部とに形成された第二導電型の
拡散層からなるビット線と、前記溝を充填する絶縁体層
と、前記半導体層表面に形成されたゲート絶縁膜と、前
記絶縁体層上と前記ゲート絶縁膜上とに導電体によって
形成され前記溝と直交するように平行して配設されたワ
ード線とを有し前記拡散層をソース・ドレイン領域とし
前記ワード線をゲート電極とするメモリセルトランジス
タを具備することを特徴とするマスクＲＯＭを提供す
る。また、前記拡散層の前記溝底部における不純物濃度
が前記溝側壁部における不純物濃度よりも大きいことを
特徴とするマスクＲＯＭを提供する。また、前記拡散層
の前記溝底部における接合深さが前記溝側壁部における
接合深さよりも深いことを特徴とするマスクＲＯＭを提
供する。
【００１４】
【作用】本発明が提供する手段を用いれば、溝の底部及
び側壁部がビット線兼接地線とソース・ドレイン領域、
半導体基板上の絶縁膜がゲート絶縁膜、絶縁膜上の導電
体層がゲート電極として働き、メモリセルトランジスタ
を形成する。さらに、溝を充填する絶縁体層がソース・
ドレイン領域とワード線を分離するので寄生容量が発生
せず、ワード線の伝搬遅延時間が短くなる。さらに、チ
ャネル反転防止やデータ書込みの際に溝を充填する絶縁
体層がビット線への不純物の注入を防ぐ。従って、ビッ
ト線が高抵抗化されず、伝搬遅延時間が短くなる。
び側壁部がビット線兼接地線とソース・ドレイン領域、
半導体基板上の絶縁膜がゲート絶縁膜、絶縁膜上の導電
体層がゲート電極として働き、メモリセルトランジスタ
を形成する。さらに、溝を充填する絶縁体層がソース・
ドレイン領域とワード線を分離するので寄生容量が発生
せず、ワード線の伝搬遅延時間が短くなる。さらに、チ
ャネル反転防止やデータ書込みの際に溝を充填する絶縁
体層がビット線への不純物の注入を防ぐ。従って、ビッ
ト線が高抵抗化されず、伝搬遅延時間が短くなる。
【００１５】
【実施例】以下、［図１］〜［図６］を参照して本発明
の実施例を説明する。
の実施例を説明する。
【００１６】［図１］に示すように、Ｎ型半導体基板１
０１表面にボロンを拡散させＰ型拡散層（以下、Ｐウェ
ルと略記する）１０３を形成する。続いて、Ｎ型半導体
基板１０１表面に熱酸化により薄い熱酸化膜１０５を形
成し、フォトレジスト１０７を全面に塗布する。続い
て、フォトレジストをストライプ状にパターニングす
る。
０１表面にボロンを拡散させＰ型拡散層（以下、Ｐウェ
ルと略記する）１０３を形成する。続いて、Ｎ型半導体
基板１０１表面に熱酸化により薄い熱酸化膜１０５を形
成し、フォトレジスト１０７を全面に塗布する。続い
て、フォトレジストをストライプ状にパターニングす
る。
【００１７】次に、［図２］に示す様に、フォトレジス
ト１０７をマスクにし、ＲＩＥ法を用いて熱酸化膜１０
５をエッチング除去し、Ｎ型半導体基板１０１に１μｍ
の溝１０９を形成する。続いて、ヒ素をイオン注入す
る。このとき溝１０９の底部だけでなく側壁部にもヒ素
を注入するため、注入角を３０度程度にし、基板を回転
させながらイオン注入する。続いて、フォトレジストを
除去し、熱処理を行ってＮ型拡散層１１１を形成する。
ト１０７をマスクにし、ＲＩＥ法を用いて熱酸化膜１０
５をエッチング除去し、Ｎ型半導体基板１０１に１μｍ
の溝１０９を形成する。続いて、ヒ素をイオン注入す
る。このとき溝１０９の底部だけでなく側壁部にもヒ素
を注入するため、注入角を３０度程度にし、基板を回転
させながらイオン注入する。続いて、フォトレジストを
除去し、熱処理を行ってＮ型拡散層１１１を形成する。
【００１８】次に、［図３］に示すように、ＣＶＤ法を
用いて酸化膜１１３を基板全面に堆積させる。続いて、
［図４］のように、半導体基板が露出するまでエッチバ
ックを行う。溝１０９中には酸化膜１１３が充填され
る。
用いて酸化膜１１３を基板全面に堆積させる。続いて、
［図４］のように、半導体基板が露出するまでエッチバ
ックを行う。溝１０９中には酸化膜１１３が充填され
る。
【００１９】次に、［図５］に示すように、熱酸化によ
り、ゲート酸化膜１１５を半導体基板上に形成し、続い
て、［図６］に示すようにポリシリコンでワード線１１
７を形成する。本実施例で説明したメモリセルを用いた
マスクＲＯＭの回路構成は［図９］及び［図１１］に示
したものと同じである。
り、ゲート酸化膜１１５を半導体基板上に形成し、続い
て、［図６］に示すようにポリシリコンでワード線１１
７を形成する。本実施例で説明したメモリセルを用いた
マスクＲＯＭの回路構成は［図９］及び［図１１］に示
したものと同じである。
【００２０】このようにして形成したフラットＮＯＲ型
マスクＲＯＭはＮ型拡散層１１１がソース・ドレイン領
域、ビット線兼接地線として働き、ゲート酸化膜１１５
上のワード線１１７がゲート電極として働く。データの
書込みも従来と同様で、ワード線１１７形成後に［図１
２］に示すように、フォトレジストでパターニングし、
ボロンをチャネルにイオン注入してセルトランジスタの
しきい値を変化させることによりデータを書込む。
マスクＲＯＭはＮ型拡散層１１１がソース・ドレイン領
域、ビット線兼接地線として働き、ゲート酸化膜１１５
上のワード線１１７がゲート電極として働く。データの
書込みも従来と同様で、ワード線１１７形成後に［図１
２］に示すように、フォトレジストでパターニングし、
ボロンをチャネルにイオン注入してセルトランジスタの
しきい値を変化させることによりデータを書込む。
【００２１】このようにして形成されたメモリセルは溝
を充填する絶縁体層がソース・ドレイン領域とワード線
を分離するので寄生容量が発生せず、ワード線の伝搬遅
延時間が短くなる。従って、マスクＲＯＭの高速化が可
能になる。また、伝搬遅延時間を増加させずに一つのバ
ンク中のメモリセルの列数を増加させることが出来、高
集積化が可能になる。
を充填する絶縁体層がソース・ドレイン領域とワード線
を分離するので寄生容量が発生せず、ワード線の伝搬遅
延時間が短くなる。従って、マスクＲＯＭの高速化が可
能になる。また、伝搬遅延時間を増加させずに一つのバ
ンク中のメモリセルの列数を増加させることが出来、高
集積化が可能になる。
【００２２】さらに、チャネル反転防止やデータ書込み
の際に溝を充填する絶縁体層がビット線への不純物の注
入を防ぐ。従って、ビット線が高抵抗化されず、伝搬遅
延時間が短くなる。従って、マスクＲＯＭの高速化が可
能になる。また、伝搬遅延時間を増加させずに一つのバ
ンク中のメモリセルの行数を増加させることが出来、高
集積化が可能になる。
の際に溝を充填する絶縁体層がビット線への不純物の注
入を防ぐ。従って、ビット線が高抵抗化されず、伝搬遅
延時間が短くなる。従って、マスクＲＯＭの高速化が可
能になる。また、伝搬遅延時間を増加させずに一つのバ
ンク中のメモリセルの行数を増加させることが出来、高
集積化が可能になる。
【００２３】また、データ書込みの際に溝を充填する絶
縁体層がビット線への不純物の注入を防ぐのでデータ書
込み用のマスクの合わせ余裕を従来以上にもたすことが
可能になる。
縁体層がビット線への不純物の注入を防ぐのでデータ書
込み用のマスクの合わせ余裕を従来以上にもたすことが
可能になる。
【００２４】以上、Ｎ型半導体基板にＰウェルを形成
し、ＰウェルにＮチャネルのセルトランジスタ形成した
実施例を説明したが、これは、セルトランジスタのバッ
クゲート電圧を安定化させるためである。この必要がな
ければ、Ｐ型半導体基板に直接Ｎチャネルのセルトラン
ジスタを形成してもよい。また、Ｐ型半導体基板にＮウ
ェルを形成し、ＮウェルにＰチャネルのセルトランジス
タを形成しても良い。また、Ｎ型半導体基板に直接Ｐチ
ャネルのセルトランジスタを形成しても良い。
し、ＰウェルにＮチャネルのセルトランジスタ形成した
実施例を説明したが、これは、セルトランジスタのバッ
クゲート電圧を安定化させるためである。この必要がな
ければ、Ｐ型半導体基板に直接Ｎチャネルのセルトラン
ジスタを形成してもよい。また、Ｐ型半導体基板にＮウ
ェルを形成し、ＮウェルにＰチャネルのセルトランジス
タを形成しても良い。また、Ｎ型半導体基板に直接Ｐチ
ャネルのセルトランジスタを形成しても良い。
【００２５】また、ポリシリコンでワード線を形成した
が、これに限る必要はなく、シリサイドやポリサイドで
も良い。データの書込みをワード線形成前に行うのであ
ればワード線はアルミニウム等の金属でも良い。
が、これに限る必要はなく、シリサイドやポリサイドで
も良い。データの書込みをワード線形成前に行うのであ
ればワード線はアルミニウム等の金属でも良い。
【００２６】実施例では、溝底部及び側壁部に拡散層を
形成する際、ヒ素を斜めにイオン注入した。溝の側壁部
より溝底部の拡散層の接合深さを深くすることにより、
ビット線の抵抗を小さくすることが出来る。イオン注入
を二回に分けて行い、一回目に、ヒ素を斜めにイオン注
入し、二回目にほぼ垂直にリンをイオン注入する。熱処
理をするとヒ素よりもリンの拡散係数が大きいのでＮ型
拡散層のプロファイルが［図７］のようになる。基板の
深い部分でＮ型拡散層が大きく広がり、ゲートの下に回
り込んでいるが、チャネルが形成されるのは基板表面付
近なので問題はない。このように溝の側壁部より溝底部
の拡散層の接合深さを深くすることにより、ビット線の
抵抗を小さくすることが出来る。
形成する際、ヒ素を斜めにイオン注入した。溝の側壁部
より溝底部の拡散層の接合深さを深くすることにより、
ビット線の抵抗を小さくすることが出来る。イオン注入
を二回に分けて行い、一回目に、ヒ素を斜めにイオン注
入し、二回目にほぼ垂直にリンをイオン注入する。熱処
理をするとヒ素よりもリンの拡散係数が大きいのでＮ型
拡散層のプロファイルが［図７］のようになる。基板の
深い部分でＮ型拡散層が大きく広がり、ゲートの下に回
り込んでいるが、チャネルが形成されるのは基板表面付
近なので問題はない。このように溝の側壁部より溝底部
の拡散層の接合深さを深くすることにより、ビット線の
抵抗を小さくすることが出来る。
【００２７】また、溝底部の不純物濃度を側壁部より大
きくすることにより、ビット線の抵抗をさらに小さくす
ることが出来る。イオン注入を二回に分けて行えば所望
のプロファイルが実現できるが、イオン注入と固相拡散
を用いて実現することも出来る。［図８］に示すよう
に、溝形成後に高濃度にリンを垂直にイオン注入し、溝
を埋める酸化膜を堆積する際に酸化膜中に高濃度にヒ素
をドープしておきエッチバックした後に固相拡散させ
る。このように溝底部の不純物濃度を側壁部より大きく
することにより、ビット線の抵抗をさらに小さくするこ
とが出来る。
きくすることにより、ビット線の抵抗をさらに小さくす
ることが出来る。イオン注入を二回に分けて行えば所望
のプロファイルが実現できるが、イオン注入と固相拡散
を用いて実現することも出来る。［図８］に示すよう
に、溝形成後に高濃度にリンを垂直にイオン注入し、溝
を埋める酸化膜を堆積する際に酸化膜中に高濃度にヒ素
をドープしておきエッチバックした後に固相拡散させ
る。このように溝底部の不純物濃度を側壁部より大きく
することにより、ビット線の抵抗をさらに小さくするこ
とが出来る。
【００２８】
【発明の効果】本発明を用いることにより、フラットＮ
ＯＲ型マスクＲＯＭにおいて、ワード線の寄生容量が減
少するため、ワード線の伝搬遅延時間が短くすることが
できる。また、ビット線の抵抗が減少するため、ビット
線の伝搬遅延時間が短くすることができる。
ＯＲ型マスクＲＯＭにおいて、ワード線の寄生容量が減
少するため、ワード線の伝搬遅延時間が短くすることが
できる。また、ビット線の抵抗が減少するため、ビット
線の伝搬遅延時間が短くすることができる。
【図１】実施例を示す斜視図
【図２】実施例を示す斜視図
【図３】実施例を示す斜視図
【図４】実施例を示す斜視図
【図５】実施例を示す斜視図
【図６】実施例を示す斜視図
【図７】実施例を示す斜視図
【図８】実施例を示す斜視図
【図９】従来例を示す平面図
【図１０】従来例を示す断面図
【図１１】従来例を示す回路図
【図１２】従来例を示す断面図
１０１ Ｎ型半導体基板 １０３ Ｐウェル １０５ 熱酸化膜 １０７、２３０ フォトレジスト １０９ 溝 １１１、２０１、２０２ Ｎ型拡散層 １１３ 酸化膜 １１５ ゲート酸化膜 １１７、２０３ ワード線 ２００ Ｐ型半導体基板 ２０４ ソース・ドレイン領域 ２０５ チャネル ２０６ 偶数列選択線 ２０７ 奇数列選択線 ２０９ 金属配線 ２１０ 層間絶縁膜 ２１２ 偶数列メモリセル ２２４ 奇数列メモリセル ２２５ 偶数列選択トランジスタ ２２６ 奇数列選択トランジスタ ２２７ 列選択トランジスタ
Claims (6)
- 【請求項１】 表面に第一導電型の半導体層を有し前記
半導体層に複数の溝を有する基板と、 前記溝の底部と側壁部とに形成された第二導電型の拡散
層と、 前記溝を充填する絶縁体層と、 前記半導体層表面に形成された絶縁膜と、 前記絶縁体層上と前記絶縁膜上とに形成された導電体層
とを具備することを特徴とするマスクＲＯＭ。 - 【請求項２】 前記拡散層の前記溝底部における不純物
濃度が前記溝側壁部における不純物濃度よりも大きいこ
とを特徴とする請求項１記載のマスクＲＯＭ。 - 【請求項３】 前記拡散層の前記溝底部における接合深
さが前記溝側壁部における接合深さよりも深いことを特
徴とする請求項１記載のマスクＲＯＭ。 - 【請求項４】 表面に第一導電型の半導体層を有し前記
半導体層表面に平行して走る複数の溝を有する基板と、 前記溝の底部と側壁部とに形成された第二導電型の拡散
層からなるビット線と、 前記溝を充填する絶縁体層と、 前記半導体層表面に形成されたゲート絶縁膜と、 前記絶縁体層上と前記ゲート絶縁膜上とに導電体によっ
て形成され前記溝と直交するように平行して配設された
ワード線とを有し前記拡散層をソース・ドレイン領域と
し前記ワード線をゲート電極とするメモリセルトランジ
スタを具備することを特徴とするマスクＲＯＭ。 - 【請求項５】 前記拡散層の前記溝底部における不純物
濃度が前記溝側壁部における不純物濃度よりも大きいこ
とを特徴とする請求項４記載のマスクＲＯＭ。 - 【請求項６】 前記拡散層の前記溝底部における接合深
さが前記溝側壁部における接合深さよりも深いことを特
徴とする請求項４記載のマスクＲＯＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5462792A JPH05259410A (ja) | 1992-03-13 | 1992-03-13 | マスクｒｏｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5462792A JPH05259410A (ja) | 1992-03-13 | 1992-03-13 | マスクｒｏｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05259410A true JPH05259410A (ja) | 1993-10-08 |
Family
ID=12975993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5462792A Withdrawn JPH05259410A (ja) | 1992-03-13 | 1992-03-13 | マスクｒｏｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05259410A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09293794A (ja) * | 1995-12-30 | 1997-11-11 | Lg Semicon Co Ltd | 半導体記憶素子及びその製造方法 |
| US5946577A (en) * | 1996-07-26 | 1999-08-31 | Nec Corporation | Method of manufacturing semiconductor device |
| US6259143B1 (en) | 1998-10-08 | 2001-07-10 | Nec Corporation | Semiconductor memory device of NOR type mask ROM and manufacturing method of the same |
| US6376887B2 (en) | 1998-05-26 | 2002-04-23 | Nec Corporation | Semiconductor memory having buried digit lines |
| KR100390043B1 (ko) * | 2001-06-27 | 2003-07-04 | 주식회사 하이닉스반도체 | 마스크롬 제조 방법 |
| KR100469334B1 (ko) * | 2002-11-07 | 2005-02-02 | 매그나칩 반도체 유한회사 | 마스크 롬 및 그 제조 방법 |
| KR100466349B1 (ko) * | 1996-02-06 | 2005-05-16 | 지멘스 악티엔게젤샤프트 | Rom셀디바이스및그생산방법 |
| US7102192B2 (en) | 2004-07-09 | 2006-09-05 | Oki Electric Industry Co., Ltd. | Semiconductor nonvolatile memory cell array |
| JPWO2006035503A1 (ja) * | 2004-09-29 | 2008-05-15 | スパンション エルエルシー | 半導体装置および半導体装置の製造方法 |
-
1992
- 1992-03-13 JP JP5462792A patent/JPH05259410A/ja not_active Withdrawn
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|---|---|---|---|
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