JPH09293794A - 半導体記憶素子及びその製造方法 - Google Patents
半導体記憶素子及びその製造方法Info
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- JPH09293794A JPH09293794A JP8348076A JP34807696A JPH09293794A JP H09293794 A JPH09293794 A JP H09293794A JP 8348076 A JP8348076 A JP 8348076A JP 34807696 A JP34807696 A JP 34807696A JP H09293794 A JPH09293794 A JP H09293794A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 74
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 239000012535 impurity Substances 0.000 claims abstract description 62
- 239000000758 substrate Substances 0.000 claims abstract description 38
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 14
- 229920005591 polysilicon Polymers 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 claims abstract description 11
- 239000011521 glass Substances 0.000 claims abstract description 9
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 10
- 229910052698 phosphorus Inorganic materials 0.000 claims description 10
- 239000011574 phosphorus Substances 0.000 claims description 10
- 150000004767 nitrides Chemical class 0.000 claims description 6
- 239000005360 phosphosilicate glass Substances 0.000 claims description 6
- 229910052785 arsenic Inorganic materials 0.000 claims description 5
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 2
- 238000005468 ion implantation Methods 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- 230000003071 parasitic effect Effects 0.000 abstract description 5
- 238000009792 diffusion process Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/488—Word lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Landscapes
- Semiconductor Memories (AREA)
- Element Separation (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】薄くドーピングされたドレイン構造が可能であ
ると共に、不純物領域とワードラインとの間に発生する
寄生キャパシタンスを減らし得る半導体記憶素子及びそ
の製造方法を提供する。 【解決手段】半導体基板11と、該半導体基板11上に形成
された複数のトレンチ14と、該トレンチ14の側面及び下
面に形成された第１不純物領域（ｎ- ）16と、該第１不
純物領域（ｎ- ）16の下部に形成された第２不純物領域
（ｎ+ ）17と、前記第１，第２不純物領域16，17が形成
されたトレンチ14の側面及び下面に形成された第１酸化
膜18と、該第１酸化膜18の形成されたトレンチ14を充填
させるスピン・オン・ガラスＳＯＧ層19と、該ＳＯＧ層
19上に形成された第２酸化膜20と、該第２酸化膜20を包
含した半導体基板11上に形成されたゲート酸化膜21と、
該ゲート酸化膜21上にポリシリコン22及びポリサイド23
を順次蒸着して形成されたゲート電極としての電導層
と、によって半導体記憶素子を構成する。
ると共に、不純物領域とワードラインとの間に発生する
寄生キャパシタンスを減らし得る半導体記憶素子及びそ
の製造方法を提供する。 【解決手段】半導体基板11と、該半導体基板11上に形成
された複数のトレンチ14と、該トレンチ14の側面及び下
面に形成された第１不純物領域（ｎ- ）16と、該第１不
純物領域（ｎ- ）16の下部に形成された第２不純物領域
（ｎ+ ）17と、前記第１，第２不純物領域16，17が形成
されたトレンチ14の側面及び下面に形成された第１酸化
膜18と、該第１酸化膜18の形成されたトレンチ14を充填
させるスピン・オン・ガラスＳＯＧ層19と、該ＳＯＧ層
19上に形成された第２酸化膜20と、該第２酸化膜20を包
含した半導体基板11上に形成されたゲート酸化膜21と、
該ゲート酸化膜21上にポリシリコン22及びポリサイド23
を順次蒸着して形成されたゲート電極としての電導層
と、によって半導体記憶素子を構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶素子及
びその製造方法に係るもので、特に、半導体基板上の所
定領域にトレンチを形成し、該トレンチの周りに不純物
領域を形成して、薄くドーピングされたドレイン（ligh
tly doped drain ；ＬＤＤ）構造が可能であると共に、
不純物領域とワードラインとの間に発生する寄生キャパ
シタンスを減らし得る半導体記憶素子及びその製造方法
に関するものである。
びその製造方法に係るもので、特に、半導体基板上の所
定領域にトレンチを形成し、該トレンチの周りに不純物
領域を形成して、薄くドーピングされたドレイン（ligh
tly doped drain ；ＬＤＤ）構造が可能であると共に、
不純物領域とワードラインとの間に発生する寄生キャパ
シタンスを減らし得る半導体記憶素子及びその製造方法
に関するものである。
【０００２】
【従来の技術】従来、半導体記憶素子においては、図５
及び図６に示すように、半導体基板１上に、複数のｎ+
不純物領域２ｓ，２ｄが形成され、これらｎ+ 不純物領
域２ｓ，２ｄ上にゲート酸化膜３が形成され、該ゲート
酸化膜３上にポリシリコン４が形成され、該ポリシリコ
ン４上にポリサイド５が形成されて素子が構成されてい
た。この場合、前記ポリシリコン４はワードラインの役
割を果たし、前記ｎ+ 不純物領域２ｓ，２ｄと交差して
形成されていた。
及び図６に示すように、半導体基板１上に、複数のｎ+
不純物領域２ｓ，２ｄが形成され、これらｎ+ 不純物領
域２ｓ，２ｄ上にゲート酸化膜３が形成され、該ゲート
酸化膜３上にポリシリコン４が形成され、該ポリシリコ
ン４上にポリサイド５が形成されて素子が構成されてい
た。この場合、前記ポリシリコン４はワードラインの役
割を果たし、前記ｎ+ 不純物領域２ｓ，２ｄと交差して
形成されていた。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体記憶素子においては、半導体基板１上
に形成されたｎ+ 不純物領域２ｓ，２ｄとポリシリコン
４との間に、キャパシタが前記ｎ+ 不純物領域２ｓ，２
ｄの個数分だけ発生するため（寄生キャパシタンス）、
該キャパシタによりワードラインの遅延が増大し、ま
た、前記ｎ+ 不純物領域２ｓ，２ｄの側面拡散によりセ
ルの大きさを縮小させることが難しいという問題点があ
った。
うな従来の半導体記憶素子においては、半導体基板１上
に形成されたｎ+ 不純物領域２ｓ，２ｄとポリシリコン
４との間に、キャパシタが前記ｎ+ 不純物領域２ｓ，２
ｄの個数分だけ発生するため（寄生キャパシタンス）、
該キャパシタによりワードラインの遅延が増大し、ま
た、前記ｎ+ 不純物領域２ｓ，２ｄの側面拡散によりセ
ルの大きさを縮小させることが難しいという問題点があ
った。
【０００４】更に、前記ｎ+ 不純物領域２ｓ，２ｄがト
ランジスタのソース及びドレインとなるため、薄くドー
ピングされたドレイン構造の半導体素子を製造すること
ができないという問題点があった。本発明の目的は、ポ
リシリコン及びｎ+ 不純物領域により発生する寄生キャ
パシタンスを減らし、薄くドーピングされたドレイン構
造の半導体素子を製造し、又、半導体基板のｎ+ 不純物
領域の側面拡散を防止して半導体素子のメモリセルの大
きさを縮小し得る半導体記憶素子及びその製造方法を提
供しようとするものである。
ランジスタのソース及びドレインとなるため、薄くドー
ピングされたドレイン構造の半導体素子を製造すること
ができないという問題点があった。本発明の目的は、ポ
リシリコン及びｎ+ 不純物領域により発生する寄生キャ
パシタンスを減らし、薄くドーピングされたドレイン構
造の半導体素子を製造し、又、半導体基板のｎ+ 不純物
領域の側面拡散を防止して半導体素子のメモリセルの大
きさを縮小し得る半導体記憶素子及びその製造方法を提
供しようとするものである。
【０００５】
【課題を解決するための手段】そのため請求項１記載の
半導体記憶素子は、導電性半導体基板と、該半導体基板
上に形成された複数のトレンチと、該複数のトレンチの
側面及び下面にそれぞれ形成された第１不純物領域と、
該第１不純物領域の下部に形成された第２不純物領域
と、前記複数のトレンチ内にそれぞれ充填された絶縁膜
と、該絶縁膜を包含した半導体基板上に形成されたゲー
ト絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極
と、を備えて構成される。
半導体記憶素子は、導電性半導体基板と、該半導体基板
上に形成された複数のトレンチと、該複数のトレンチの
側面及び下面にそれぞれ形成された第１不純物領域と、
該第１不純物領域の下部に形成された第２不純物領域
と、前記複数のトレンチ内にそれぞれ充填された絶縁膜
と、該絶縁膜を包含した半導体基板上に形成されたゲー
ト絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極
と、を備えて構成される。
【０００６】請求項２記載の発明では、前記第１不純物
領域の濃度が、第２不純物領域の濃度よりも低い構成と
した。請求項３記載の発明では、前記ゲート電極が、ポ
リシリコンとポリサイドとを順次積層して形成される構
成とした。請求項４記載の発明では、前記第１不純物領
域のドーピング元素が、ヒ素ＡｓとリンＰとのいずれか
一方である構成とした。
領域の濃度が、第２不純物領域の濃度よりも低い構成と
した。請求項３記載の発明では、前記ゲート電極が、ポ
リシリコンとポリサイドとを順次積層して形成される構
成とした。請求項４記載の発明では、前記第１不純物領
域のドーピング元素が、ヒ素ＡｓとリンＰとのいずれか
一方である構成とした。
【０００７】請求項５記載の発明では、前記第２不純物
領域のドーピング元素が、ヒ素ＡｓとリンＰとのいずれ
か一方である構成とした。請求項６記載の発明では、前
記複数のトレンチ内にそれぞれ充填された絶縁膜が、第
１酸化膜，スピン・オン・ガラス層及び第２酸化膜を順
次積層して形成される構成とした。
領域のドーピング元素が、ヒ素ＡｓとリンＰとのいずれ
か一方である構成とした。請求項６記載の発明では、前
記複数のトレンチ内にそれぞれ充填された絶縁膜が、第
１酸化膜，スピン・オン・ガラス層及び第２酸化膜を順
次積層して形成される構成とした。
【０００８】請求項７記載の発明では、前記スピン・オ
ン・ガラス層が、前記第１，第２酸化膜により覆われて
形成される構成とした。一方、請求項８記載の半導体記
憶素子の製造方法は、半導体基板上に複数のトレンチを
形成する工程と、該複数のトレンチの側面及び下面に第
１不純物領域をそれぞれ形成する工程と、該第１不純物
領域の下部に第２不純物領域を形成する工程と、前記複
数のトレンチ内に絶縁膜をそれぞれ充填させる工程と、
該充填された絶縁膜を包含した半導体基板上にゲート絶
縁膜を形成する工程と、該ゲート絶縁膜上にゲート電極
を形成する工程と、を順次行う構成とした。
ン・ガラス層が、前記第１，第２酸化膜により覆われて
形成される構成とした。一方、請求項８記載の半導体記
憶素子の製造方法は、半導体基板上に複数のトレンチを
形成する工程と、該複数のトレンチの側面及び下面に第
１不純物領域をそれぞれ形成する工程と、該第１不純物
領域の下部に第２不純物領域を形成する工程と、前記複
数のトレンチ内に絶縁膜をそれぞれ充填させる工程と、
該充填された絶縁膜を包含した半導体基板上にゲート絶
縁膜を形成する工程と、該ゲート絶縁膜上にゲート電極
を形成する工程と、を順次行う構成とした。
【０００９】請求項９記載の発明では、前記第１不純物
領域の濃度が、第２不純物領域の濃度よりも低い構成と
した。請求項１０記載の発明では、前記複数のトレンチ
を形成する工程が、前記半導体基板上に酸化膜及び窒化
膜からなる絶縁膜を形成する工程と、該絶縁膜をパター
ニングして絶縁膜パターンを形成する工程とを含んでな
る構成とした。
領域の濃度が、第２不純物領域の濃度よりも低い構成と
した。請求項１０記載の発明では、前記複数のトレンチ
を形成する工程が、前記半導体基板上に酸化膜及び窒化
膜からなる絶縁膜を形成する工程と、該絶縁膜をパター
ニングして絶縁膜パターンを形成する工程とを含んでな
る構成とした。
【００１０】請求項１１記載の発明では、前記複数のト
レンチに絶縁膜を充填させる工程が、前記複数のトレン
チを包含した半導体基板上に絶縁膜を形成する工程と、
該絶縁膜をエッチバックする工程とを含んでなる構成と
した。請求項１２記載の発明では、前記第２不純物領域
を形成する工程が、０°傾斜にイオン注入を施して前記
第２不純物領域を形成する構成とした。
レンチに絶縁膜を充填させる工程が、前記複数のトレン
チを包含した半導体基板上に絶縁膜を形成する工程と、
該絶縁膜をエッチバックする工程とを含んでなる構成と
した。請求項１２記載の発明では、前記第２不純物領域
を形成する工程が、０°傾斜にイオン注入を施して前記
第２不純物領域を形成する構成とした。
【００１１】請求項１３記載の発明では、前記ゲート電
極を形成する工程が、ポリシリコン及びポリサイドを順
次蒸着して前記ゲート電極を形成する構成とした。請求
項１４記載の発明では、前記第１不純物領域を形成する
工程が、前記トレンチ内にリンケイ酸ガラス層を形成し
た後、８００〜１０００℃に熱処理してリンを半導体基
板内に拡散させて前記第１不純物領域を形成する構成と
した。
極を形成する工程が、ポリシリコン及びポリサイドを順
次蒸着して前記ゲート電極を形成する構成とした。請求
項１４記載の発明では、前記第１不純物領域を形成する
工程が、前記トレンチ内にリンケイ酸ガラス層を形成し
た後、８００〜１０００℃に熱処理してリンを半導体基
板内に拡散させて前記第１不純物領域を形成する構成と
した。
【００１２】請求項１５記載の発明では、前記絶縁膜を
形成する工程が、半導体基板上に第１酸化膜，スピン・
オン・ガラス層及び第２酸化膜を順次積層して前記絶縁
膜を形成する構成とした。
形成する工程が、半導体基板上に第１酸化膜，スピン・
オン・ガラス層及び第２酸化膜を順次積層して前記絶縁
膜を形成する構成とした。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態を説明
する。本発明に係る半導体記憶素子においては、図１及
び図２に示すように、導電性半導体基板１１と、該半導
体基板１１上に形成された複数のトレンチ１４と、該複
数のトレンチ１４の側面及び下面にそれぞれ形成された
第１不純物領域１６と、該第１不純物領域１６の下部に
形成された第２不純物領域１７と、前記第１，第２不純
物領域１６，１７が形成されたトレンチ１４の側面及び
下面に形成された第１酸化膜１８と、該第１酸化膜１８
の形成されたトレンチ１４を充填させるＳＯＧ（スピン
・オン・ガラス：Spin On Glass)層１９と、該ＳＯＧ層
１９上に形成された第２酸化膜２０と、該第２酸化膜２
０を包含した半導体基板１１上に形成されたゲート酸化
膜２１と、該ゲート酸化膜２１上に形成されたゲート電
極としての電導層と、から構成されている。前記電導層
は、ポリシリコン２２及びポリサイド２３が順次蒸着さ
れて構成される。
する。本発明に係る半導体記憶素子においては、図１及
び図２に示すように、導電性半導体基板１１と、該半導
体基板１１上に形成された複数のトレンチ１４と、該複
数のトレンチ１４の側面及び下面にそれぞれ形成された
第１不純物領域１６と、該第１不純物領域１６の下部に
形成された第２不純物領域１７と、前記第１，第２不純
物領域１６，１７が形成されたトレンチ１４の側面及び
下面に形成された第１酸化膜１８と、該第１酸化膜１８
の形成されたトレンチ１４を充填させるＳＯＧ（スピン
・オン・ガラス：Spin On Glass)層１９と、該ＳＯＧ層
１９上に形成された第２酸化膜２０と、該第２酸化膜２
０を包含した半導体基板１１上に形成されたゲート酸化
膜２１と、該ゲート酸化膜２１上に形成されたゲート電
極としての電導層と、から構成されている。前記電導層
は、ポリシリコン２２及びポリサイド２３が順次蒸着さ
れて構成される。
【００１４】このように構成された本発明に係る半導体
記憶素子の製造方法を以下に説明する。先ず、図３
（Ａ）及び（Ｂ）に示すように、導電性半導体基板１１
上に絶縁層としての安定酸化膜１２を厚さ４００Å程度
に蒸着し、低圧化学気相蒸着法（ＬＰＣＶＤ）を施して
該酸化膜１２上に別の絶縁層としての窒化膜１３を厚さ
１６００Å程度に蒸着した後、写真食刻工程により前記
窒化膜１３及び酸化膜１２からなる絶縁層を半導体基板
１１の所定部位が露出するように食刻してパターニング
し、該パターニングされた絶縁層をマスクとし半導体基
板１１をエッチングして複数のトレンチ１４を形成す
る。
記憶素子の製造方法を以下に説明する。先ず、図３
（Ａ）及び（Ｂ）に示すように、導電性半導体基板１１
上に絶縁層としての安定酸化膜１２を厚さ４００Å程度
に蒸着し、低圧化学気相蒸着法（ＬＰＣＶＤ）を施して
該酸化膜１２上に別の絶縁層としての窒化膜１３を厚さ
１６００Å程度に蒸着した後、写真食刻工程により前記
窒化膜１３及び酸化膜１２からなる絶縁層を半導体基板
１１の所定部位が露出するように食刻してパターニング
し、該パターニングされた絶縁層をマスクとし半導体基
板１１をエッチングして複数のトレンチ１４を形成す
る。
【００１５】次いで、図３（Ｃ）及び（Ｄ）に示すよう
に、前記複数のトレンチ１４の側面及び下面を包含した
半導体基板１１上に化学蒸着法によりＰＳＧ（ｎ- ）
（リンケイ酸ガラスＰＳＧ：phosphrous silicate gl
ass ）を蒸着した後、８００〜１０００℃で熱処理して
リンを半導体基板１１内に拡散させて、前記トレンチ１
４の側面及び下面に第１不純物領域（ｎ01）１６を形成
する。その後、前記ＰＳＧ膜１５を除去し、前記絶縁層
をマスクとしｎ+ の不純物（５Ｅ１０15、Ａｓ）を０°
傾斜に注入させて、前記第１不純物領域（ｎ- ）下部に
第２不純物領域（ｎ+ ）１７を形成する。即ち、前記第
１不純物領域１６の濃度が、第２不純物領域１７の濃度
よりも低く形成される。
に、前記複数のトレンチ１４の側面及び下面を包含した
半導体基板１１上に化学蒸着法によりＰＳＧ（ｎ- ）
（リンケイ酸ガラスＰＳＧ：phosphrous silicate gl
ass ）を蒸着した後、８００〜１０００℃で熱処理して
リンを半導体基板１１内に拡散させて、前記トレンチ１
４の側面及び下面に第１不純物領域（ｎ01）１６を形成
する。その後、前記ＰＳＧ膜１５を除去し、前記絶縁層
をマスクとしｎ+ の不純物（５Ｅ１０15、Ａｓ）を０°
傾斜に注入させて、前記第１不純物領域（ｎ- ）下部に
第２不純物領域（ｎ+ ）１７を形成する。即ち、前記第
１不純物領域１６の濃度が、第２不純物領域１７の濃度
よりも低く形成される。
【００１６】尚、ドーピング元素としては、上記のリン
Ｐ，ヒ素Ａｓ以外のものを用いても良い。次いで、図４
（Ｅ）及び（Ｆ）に示すように、前記絶縁層の窒化膜１
３を除去し、前記トレンチ１４の側面及び下面を包含し
た半導体基板１１上に第１酸化膜１８を厚さ１０００Å
程度に蒸着し、該第１酸化膜１８の形成された半導体基
板１１上に平坦化物質のＳＯＧをコーティングし、６５
０℃に硬化処理して前記トレンチ１４が充填されるよう
にＳＯＧ層１９を形成する。その後、前記トレンチ１４
内に該ＳＯＧ層１９が残留するようにエッチバックし、
該残留されたＳＯＧ層１９を包含した前記第１酸化膜１
８上に第２酸化膜２０を厚さ２０００Å程度に形成す
る。
Ｐ，ヒ素Ａｓ以外のものを用いても良い。次いで、図４
（Ｅ）及び（Ｆ）に示すように、前記絶縁層の窒化膜１
３を除去し、前記トレンチ１４の側面及び下面を包含し
た半導体基板１１上に第１酸化膜１８を厚さ１０００Å
程度に蒸着し、該第１酸化膜１８の形成された半導体基
板１１上に平坦化物質のＳＯＧをコーティングし、６５
０℃に硬化処理して前記トレンチ１４が充填されるよう
にＳＯＧ層１９を形成する。その後、前記トレンチ１４
内に該ＳＯＧ層１９が残留するようにエッチバックし、
該残留されたＳＯＧ層１９を包含した前記第１酸化膜１
８上に第２酸化膜２０を厚さ２０００Å程度に形成す
る。
【００１７】次いで、図４（Ｇ）及び（Ｈ）に示すよう
に、前記第１，第２酸化膜１８，２０をエッチバック
し、半導体基板１１上にゲート酸化膜２１を厚さ１００
〜１５０Å程度に、ゲート電極としてのポリシリコン２
２を厚さ１０００〜２５００Å程度に、ポリサイド（Ｗ
Ｓｉ2 ）２３を厚さ１０００〜２０００Å程度に順次形
成する。
に、前記第１，第２酸化膜１８，２０をエッチバック
し、半導体基板１１上にゲート酸化膜２１を厚さ１００
〜１５０Å程度に、ゲート電極としてのポリシリコン２
２を厚さ１０００〜２５００Å程度に、ポリサイド（Ｗ
Ｓｉ2 ）２３を厚さ１０００〜２０００Å程度に順次形
成する。
【００１８】尚、本発明は、前述の実施の形態に限定さ
れず、本発明の要旨を外れない限り多様に変形実施する
ことができる。
れず、本発明の要旨を外れない限り多様に変形実施する
ことができる。
【００１９】
【発明の効果】以上説明したように本発明に係る半導体
記憶素子及びその製造方法においては、半導体基板上に
不純物領域ｎ- ，ｎ+ を形成して薄くドーピングされた
ドレイン構造の半導体素子の製造が可能で、不純物側面
の拡散を少なくできるため、半導体メモリセルの大きさ
を縮小し得るという効果がる。
記憶素子及びその製造方法においては、半導体基板上に
不純物領域ｎ- ，ｎ+ を形成して薄くドーピングされた
ドレイン構造の半導体素子の製造が可能で、不純物側面
の拡散を少なくできるため、半導体メモリセルの大きさ
を縮小し得るという効果がる。
【００２０】また、ポリシリコン（ワードライン）と不
純物領域間に厚い絶縁層が形成されるため、寄生キャパ
シタンスが減少し、ワードラインの遅延が減少するとい
う効果がある。
純物領域間に厚い絶縁層が形成されるため、寄生キャパ
シタンスが減少し、ワードラインの遅延が減少するとい
う効果がある。
【図１】本発明に係る半導体記憶素子の実施の形態を示
す平面図である。
す平面図である。
【図２】図１の縦断面図である。
【図３】本発明に係る半導体記憶素子の製造方法の実施
の形態を示す工程図である。
の形態を示す工程図である。
【図４】本発明に係る半導体記憶素子の製造方法の実施
の形態を示す工程図である。
の形態を示す工程図である。
【図５】従来の半導体記憶素子を示す平面図である。
【図６】図５の縦断面図である。
【符号の説明】 １１ 半導体基板 １２ 絶縁層 １３ 窒化膜 １４ トレンチ １５ リンケイ酸ガラスＰＳＧ １６ 第１不純物領域（ｎ- ） １７ 第２不純物領域（ｎ+ ） １８ 第１酸化膜 １９ スピン・オン・ガラスＳＯＧ ２０ 第２酸化膜 ２１ ゲート酸化膜 ２２ ポリシリコン ２３ ポリサイド
Claims (15)
- 【請求項１】導電性半導体基板と、 該半導体基板上に形成された複数のトレンチと、 該複数のトレンチの側面及び下面にそれぞれ形成された
第１不純物領域と、 該第１不純物領域の下部に形成された第２不純物領域
と、 前記複数のトレンチ内にそれぞれ充填された絶縁膜と、 該絶縁膜を包含した半導体基板上に形成されたゲート絶
縁膜と、 該ゲート絶縁膜上に形成されたゲート電極と、 を備えて構成されることを特徴とする半導体記憶素子。 - 【請求項２】前記第１不純物領域の濃度が、第２不純物
領域の濃度よりも低いことを特徴とする請求項１記載の
半導体記憶素子。 - 【請求項３】前記ゲート電極が、ポリシリコンとポリサ
イドとを順次積層して形成されることを特徴とする請求
項１又は２に記載の半導体記憶素子。 - 【請求項４】前記第１不純物領域のドーピング元素が、
ヒ素ＡｓとリンＰとのいずれか一方であることを特徴と
する請求項１〜３のいずれか１つに記載の半導体記憶素
子。 - 【請求項５】前記第２不純物領域のドーピング元素が、
ヒ素ＡｓとリンＰとのいずれか一方であることを特徴と
する請求項１〜４のいずれか１つに記載の半導体記憶素
子。 - 【請求項６】前記複数のトレンチ内にそれぞれ充填され
た絶縁膜が、第１酸化膜，スピン・オン・ガラス層及び
第２酸化膜を順次積層して形成されることを特徴とする
請求項１〜５のいずれか１つに記載の半導体記憶素子。 - 【請求項７】前記スピン・オン・ガラス層が、前記第
１，第２酸化膜により覆われて形成されることを特徴と
する請求項６記載の半導体記憶素子。 - 【請求項８】半導体基板上に複数のトレンチを形成する
工程と、 該複数のトレンチの側面及び下面に第１不純物領域をそ
れぞれ形成する工程と、 該第１不純物領域の下部に第２不純物領域を形成する工
程と、 前記複数のトレンチ内に絶縁膜をそれぞれ充填させる工
程と、 該充填された絶縁膜を包含した半導体基板上にゲート絶
縁膜を形成する工程と、 該ゲート絶縁膜上にゲート電極を形成する工程と、 を順次行う半導体記憶素子の製造方法。 - 【請求項９】前記第１不純物領域の濃度が、第２不純物
領域の濃度よりも低いことを特徴とする請求項８記載の
半導体記憶素子の製造方法。 - 【請求項１０】前記複数のトレンチを形成する工程が、
前記半導体基板上に酸化膜及び窒化膜からなる絶縁膜を
形成する工程と、該絶縁膜をパターニングして絶縁膜パ
ターンを形成する工程とを含んでなることを特徴とする
請求項８又は９に記載の半導体記憶素子の製造方法。 - 【請求項１１】前記複数のトレンチに絶縁膜を充填させ
る工程が、前記複数のトレンチを包含した半導体基板上
に絶縁膜を形成する工程と、該絶縁膜をエッチバックす
る工程とを含んでなることを特徴とする請求項８〜１０
のいずれか１つに記載の半導体記憶素子の製造方法。 - 【請求項１２】前記第２不純物領域を形成する工程が、
０°傾斜にイオン注入を施して前記第２不純物領域を形
成することを特徴とする請求項８〜１１のいずれか１つ
に記載の半導体記憶素子の製造方法。 - 【請求項１３】前記ゲート電極を形成する工程が、ポリ
シリコン及びポリサイドを順次蒸着して前記ゲート電極
を形成することを特徴とする請求項８〜１２のいずれか
１つに記載の半導体記憶素子の製造方法。 - 【請求項１４】前記第１不純物領域を形成する工程が、
前記トレンチ内にリンケイ酸ガラス層を形成した後、８
００〜１０００℃に熱処理してリンを半導体基板内に拡
散させて前記第１不純物領域を形成することを特徴とす
る請求項８〜１３のいずれか１つに記載の半導体記憶素
子の製造方法。 - 【請求項１５】前記絶縁膜を形成する工程が、半導体基
板上に第１酸化膜，スピン・オン・ガラス層及び第２酸
化膜を順次積層して前記絶縁膜を形成することを特徴と
する請求項８〜１４のいずれか１つに記載の半導体記憶
素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950068660A KR0179807B1 (ko) | 1995-12-30 | 1995-12-30 | 반도체 기억소자 제조방법 |
| KR68660/1995 | 1995-12-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09293794A true JPH09293794A (ja) | 1997-11-11 |
Family
ID=19448172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8348076A Pending JPH09293794A (ja) | 1995-12-30 | 1996-12-26 | 半導体記憶素子及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5990529A (ja) |
| JP (1) | JPH09293794A (ja) |
| KR (1) | KR0179807B1 (ja) |
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1995
- 1995-12-30 KR KR1019950068660A patent/KR0179807B1/ko not_active Expired - Fee Related
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1996
- 1996-12-23 US US08/773,510 patent/US5990529A/en not_active Expired - Fee Related
- 1996-12-26 JP JP8348076A patent/JPH09293794A/ja active Pending
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| KR970054145A (ko) | 1997-07-31 |
| KR0179807B1 (ko) | 1999-03-20 |
| US5990529A (en) | 1999-11-23 |
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