JPH05259834A - フリップフロップ回路 - Google Patents
フリップフロップ回路Info
- Publication number
- JPH05259834A JPH05259834A JP4053889A JP5388992A JPH05259834A JP H05259834 A JPH05259834 A JP H05259834A JP 4053889 A JP4053889 A JP 4053889A JP 5388992 A JP5388992 A JP 5388992A JP H05259834 A JPH05259834 A JP H05259834A
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- JP
- Japan
- Prior art keywords
- transmission gate
- transmission
- inverter
- flip
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 230000005540 biological transmission Effects 0.000 claims abstract description 56
- 238000000034 method Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 1
Abstract
(57)【要約】
【目的】 クロックドライバの消費電力を約半分程度に
し、データ遅延時間の小さなフリップフロップ回路を与
える。 【構成】 フリップフロップのデータ入力からデータ出
力へのパス上の伝送ゲートをｎＭＯＳＦＥＴで構成し、
フィードバックのパス上の伝送ゲートをｐＭＯＳＦＥＴ
で構成する。すると伝送ゲートの総負荷容量を約半分に
低減でき、クロックドライバの消費電力とクロック信号
の遅延時間を低減し、フリップフロップ回路を低消費電
力、高速にすることができる。
し、データ遅延時間の小さなフリップフロップ回路を与
える。 【構成】 フリップフロップのデータ入力からデータ出
力へのパス上の伝送ゲートをｎＭＯＳＦＥＴで構成し、
フィードバックのパス上の伝送ゲートをｐＭＯＳＦＥＴ
で構成する。すると伝送ゲートの総負荷容量を約半分に
低減でき、クロックドライバの消費電力とクロック信号
の遅延時間を低減し、フリップフロップ回路を低消費電
力、高速にすることができる。
Description
【０００１】
【産業上の利用分野】本発明はフリップフロップ回路に
関するものである。
関するものである。
【０００２】
【従来の技術】フリップフロップ回路の伝送ゲートはＣ
ＭＯＳで構成するものが一般的である。図４はこのよう
な構成のフリップフロップ回路の例である。伝送ゲート
をＣＭＯＳで構成することによって、伝送ゲートのチャ
ネル抵抗を小さくし、また伝送ゲートを信号が通過する
ことによって生じるトランジスタのしきい値電圧分の電
圧降下（ＶT 落ち）が生じないため、インバータへの高
電位（低電位）の入力電圧を確実に高電位（低電位）に
することができる。図において、４０１、４０２、４０
３、４０４は伝送ゲート、１２０、１２１、１２２、１
２３はインバータであり、伝送ゲートはＣＭＯＳで構成
されている。これらの伝送ゲートは図２で構成されるク
ロックドライバによって駆動されている。
ＭＯＳで構成するものが一般的である。図４はこのよう
な構成のフリップフロップ回路の例である。伝送ゲート
をＣＭＯＳで構成することによって、伝送ゲートのチャ
ネル抵抗を小さくし、また伝送ゲートを信号が通過する
ことによって生じるトランジスタのしきい値電圧分の電
圧降下（ＶT 落ち）が生じないため、インバータへの高
電位（低電位）の入力電圧を確実に高電位（低電位）に
することができる。図において、４０１、４０２、４０
３、４０４は伝送ゲート、１２０、１２１、１２２、１
２３はインバータであり、伝送ゲートはＣＭＯＳで構成
されている。これらの伝送ゲートは図２で構成されるク
ロックドライバによって駆動されている。
【０００３】
【発明が解決しようとする課題】フリップフロップ回路
の伝送ゲートをＣＭＯＳで構成することによって、伝送
ゲートのチャネル抵抗は小さくなり、またＶT 落ちは生
じないが、クロックドライバが駆動すべき負荷容量が大
きいので、フリップフロツプ回路の個数が多いほど、ま
たクロック信号の周波数が高くなるほど、これらの伝送
ゲートの負荷容量による、クロックドライバの消費電力
は増大し、またクロックドライバの駆動能力が小さい
と、遅延時間（クロック信号のエッジからデータ出力に
要する時間）が増大するという問題があった。
の伝送ゲートをＣＭＯＳで構成することによって、伝送
ゲートのチャネル抵抗は小さくなり、またＶT 落ちは生
じないが、クロックドライバが駆動すべき負荷容量が大
きいので、フリップフロツプ回路の個数が多いほど、ま
たクロック信号の周波数が高くなるほど、これらの伝送
ゲートの負荷容量による、クロックドライバの消費電力
は増大し、またクロックドライバの駆動能力が小さい
と、遅延時間（クロック信号のエッジからデータ出力に
要する時間）が増大するという問題があった。
【０００４】
【課題を解決するための手段】本発明では、第１の伝送
ゲートと、前記第１の伝送ゲートの出力を入力とする第
１のインバータと、前記第１のインバータの出力を入力
とする第２の伝送ゲートと、前記第２の伝送ゲートの出
力を入力とする第２のインバータと、前記第１のインバ
ータの出力を入力とする第３のインバータと、前記第３
のインバータの出力を入力とする第３の伝送ゲートと、
前記第２のインバータの出力を入力とする第４のインバ
ータと、前記第４のインバータの出力を入力とする第４
の伝送ゲートからなり、第１の伝送ゲートの出力と第３
の伝送ゲートの出力を短絡し、第２の伝送ゲートの出力
と第４の伝送ゲートの出力を短絡した構造をもつフリッ
プフロップ回路において、第１および第２の伝送ゲート
をｎＭＯＳＦＥＴで構成し、第３および第４の伝送ゲー
トをｐＭＯＳＦＥＴで構成している。
ゲートと、前記第１の伝送ゲートの出力を入力とする第
１のインバータと、前記第１のインバータの出力を入力
とする第２の伝送ゲートと、前記第２の伝送ゲートの出
力を入力とする第２のインバータと、前記第１のインバ
ータの出力を入力とする第３のインバータと、前記第３
のインバータの出力を入力とする第３の伝送ゲートと、
前記第２のインバータの出力を入力とする第４のインバ
ータと、前記第４のインバータの出力を入力とする第４
の伝送ゲートからなり、第１の伝送ゲートの出力と第３
の伝送ゲートの出力を短絡し、第２の伝送ゲートの出力
と第４の伝送ゲートの出力を短絡した構造をもつフリッ
プフロップ回路において、第１および第２の伝送ゲート
をｎＭＯＳＦＥＴで構成し、第３および第４の伝送ゲー
トをｐＭＯＳＦＥＴで構成している。
【０００５】
【作用】このような手段をとることによって、クロック
ドライバが駆動する負荷容量を１／２程度に削減するこ
とができる。このことは、クロックドライバの消費電力
を従来の１／２程度に削減できることを示している。ま
たクロックドライバによるクロック信号の遅延時間も削
減することができる。さらに伝送ゲートを単チャネルＭ
ＯＳＦＥＴにしたことによって生じるＶT 落ちを防ぐこ
とができる。結果として、従来のフリップフロップと比
較して、高速化、低消費電力化が可能となる。
ドライバが駆動する負荷容量を１／２程度に削減するこ
とができる。このことは、クロックドライバの消費電力
を従来の１／２程度に削減できることを示している。ま
たクロックドライバによるクロック信号の遅延時間も削
減することができる。さらに伝送ゲートを単チャネルＭ
ＯＳＦＥＴにしたことによって生じるＶT 落ちを防ぐこ
とができる。結果として、従来のフリップフロップと比
較して、高速化、低消費電力化が可能となる。
【０００６】図３は本発明のフリップフロップ回路の動
作波形の一例を示したものである。クロック信号の立ち
下がりエッジで高電位のデータ入力をマスターラッチが
取り込む過程で、伝送ゲート１０１が導通している間Ｖ
T 落ちが生じるが、これが遮断した後は、伝送ゲート１
０３によって確実に高電位プルアップされる。またマス
ターラッチが出力する高電位の信号をスレーブラッチが
取り込む過程で、伝送ゲート１０２が導通している間Ｖ
T 落ちが生じるが、これが遮断した後は、伝送ゲート１
０４によって確実に高電位にプルアップされる。従って
常にＶT 落ちして貫通電流を流すことによる消費電力の
増加を防ぐことができる。
作波形の一例を示したものである。クロック信号の立ち
下がりエッジで高電位のデータ入力をマスターラッチが
取り込む過程で、伝送ゲート１０１が導通している間Ｖ
T 落ちが生じるが、これが遮断した後は、伝送ゲート１
０３によって確実に高電位プルアップされる。またマス
ターラッチが出力する高電位の信号をスレーブラッチが
取り込む過程で、伝送ゲート１０２が導通している間Ｖ
T 落ちが生じるが、これが遮断した後は、伝送ゲート１
０４によって確実に高電位にプルアップされる。従って
常にＶT 落ちして貫通電流を流すことによる消費電力の
増加を防ぐことができる。
【０００７】
【実施例】図１は本発明を適用したフリップフロップ回
路の第１の実施例を示す。図に示すように、第１および
第２の伝送ゲートをｎＭＯＳＦＥＴで構成し、第３およ
び第４の伝送ゲートをｐＭＯＳＦＥＴで構成している。
このような構成をとることによって、図２に示すクロッ
クドライバが駆動する負荷容量を削減し、クロックドラ
イバの消費電力およびクロック信号の遅延時間を小さく
することができる。また伝送ゲートを単チャネルＭＯＳ
ＦＥＴにすることで生じる、信号のＶT 落ちによる消費
電力の増加を防ぐことができる。以上述べた第１の実施
例は立ち下がりエッジ動作のフリップフロップ回路であ
るが、本発明は、同様な構成の立ち上がりエッジ動作の
フリップフロップにも適用できる。
路の第１の実施例を示す。図に示すように、第１および
第２の伝送ゲートをｎＭＯＳＦＥＴで構成し、第３およ
び第４の伝送ゲートをｐＭＯＳＦＥＴで構成している。
このような構成をとることによって、図２に示すクロッ
クドライバが駆動する負荷容量を削減し、クロックドラ
イバの消費電力およびクロック信号の遅延時間を小さく
することができる。また伝送ゲートを単チャネルＭＯＳ
ＦＥＴにすることで生じる、信号のＶT 落ちによる消費
電力の増加を防ぐことができる。以上述べた第１の実施
例は立ち下がりエッジ動作のフリップフロップ回路であ
るが、本発明は、同様な構成の立ち上がりエッジ動作の
フリップフロップにも適用できる。
【０００８】
【発明の効果】本発明を適用することによって、フリッ
プフロップ回路の伝送ゲートの負荷容量を１／２程度に
削減し、これを駆動するクロックドライバの消費電力と
クロック信号の遅延時間を削減することができる。また
クロック信号のエッジからのデータ信号の遅延時間を短
縮することができるので、フリップフロップ回路の高速
化、またはこれを多用した場合の低消費電力化にきわめ
て有効であるといえる。
プフロップ回路の伝送ゲートの負荷容量を１／２程度に
削減し、これを駆動するクロックドライバの消費電力と
クロック信号の遅延時間を削減することができる。また
クロック信号のエッジからのデータ信号の遅延時間を短
縮することができるので、フリップフロップ回路の高速
化、またはこれを多用した場合の低消費電力化にきわめ
て有効であるといえる。
【図１】本発明のフリップフロップ回路の一実施例を示
す図である。
す図である。
【図２】本発明のフリップフロップ回路の伝送ゲートを
駆動するクロックドライバを示す図である。
駆動するクロックドライバを示す図である。
【図３】本発明のフリップフロップ回路の動作波形を示
す図である。
す図である。
【図４】従来のフリップフロップ回路を示す図である。
１０１、１０２ ｎＭＯＳＦＥＴ伝送ゲート １０３、１０４ ｐＭＯＳＦＥＴ伝送ゲート １１１〜１１４、２０１、２０２ インバータ ４０１〜４０４ ＣＭＯＳ伝送ゲート
Claims (1)
- 【請求項１】 第１の伝送ゲートと、前記第１の伝送ゲ
ートの出力を入力とする第１のインバータと、前記第１
のインバータの出力を入力とする第２の伝送ゲートと、
前記第２の伝送ゲートの出力を入力とする第２のインバ
ータと、前記第１のインバータの出力を入力とする第３
のインバータと、前記第３のインバータの出力を入力と
する第３の伝送ゲートと、前記第２のインバータの出力
を入力とする第４のインバータと、前記第４のインバー
タの出力を入力とする第４の伝送ゲートからなり、第１
の伝送ゲートの出力と第３の伝送ゲートの出力を短絡
し、第２の伝送ゲートの出力と第４の伝送ゲートの出力
を短絡した構造をもつフリップフロップ回路において、
第１および第２の伝送ゲートをｎＭＯＳＦＥＴで構成
し、第３および第４の伝送ゲートをｐＭＯＳＦＥＴで構
成することを特徴とするフリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4053889A JPH05259834A (ja) | 1992-03-12 | 1992-03-12 | フリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4053889A JPH05259834A (ja) | 1992-03-12 | 1992-03-12 | フリップフロップ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05259834A true JPH05259834A (ja) | 1993-10-08 |
Family
ID=12955297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4053889A Withdrawn JPH05259834A (ja) | 1992-03-12 | 1992-03-12 | フリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05259834A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5552738A (en) * | 1995-04-21 | 1996-09-03 | Texas Instruments Incorporated | High performance energy efficient push pull D flip flop circuits |
| US5854565A (en) * | 1995-10-06 | 1998-12-29 | Qualcomm Incorporated | Low power latch requiring reduced circuit area |
| US6002284A (en) * | 1996-04-24 | 1999-12-14 | Texas Instruments Incorporated | Split-slave dual-path D flip flop |
| US7532188B2 (en) | 2003-12-01 | 2009-05-12 | Sony Corporation | Clocked inverter circuit, latch circuit, shift register circuit, drive circuit for display apparatus, and display apparatus |
| CN115336175A (zh) * | 2020-04-06 | 2022-11-11 | 思科技术公司 | 感测放大器触发器 |
-
1992
- 1992-03-12 JP JP4053889A patent/JPH05259834A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5552738A (en) * | 1995-04-21 | 1996-09-03 | Texas Instruments Incorporated | High performance energy efficient push pull D flip flop circuits |
| US5854565A (en) * | 1995-10-06 | 1998-12-29 | Qualcomm Incorporated | Low power latch requiring reduced circuit area |
| US6002284A (en) * | 1996-04-24 | 1999-12-14 | Texas Instruments Incorporated | Split-slave dual-path D flip flop |
| US7532188B2 (en) | 2003-12-01 | 2009-05-12 | Sony Corporation | Clocked inverter circuit, latch circuit, shift register circuit, drive circuit for display apparatus, and display apparatus |
| CN115336175A (zh) * | 2020-04-06 | 2022-11-11 | 思科技术公司 | 感测放大器触发器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |