JPH05259878A - トライステート制御回路 - Google Patents

Abstract

(57)【要約】 【目的】デコーダの代わりに異なる種類の組み合わせ論
理を用いて反対のトライステートバッファが集積回路の
自動試験中に共通バス上に同時に信号を提供するのを防
止する。 【構成】共通バス４４に接続された出力を備えたトライ
ステートバッファ４０〜４３を含む回路において、アク
ティブテストモードを示すと共にテストモード信号５０
に応じ、共通バス４４へ接続されたトライステートバッ
ファ４０〜４３のひとつが、アクティブテストモードの
いかなるときにも許可されるようしてなる結合論理手段
３８を備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は集積回路に関し、特に自
動試験発生法を簡略化するトライステートバスドライバ
を有する集積回路の設計の改良に関する。

【０００２】

【従来技術と発明が解決しようとする課題】トライステ
ートバスドライバ（トライステートバッファとも呼ばれ
る）はその許可(enable)端子に加えられる許可(enable)
信号によって許可(enable)されたときその入力に加えら
れた論理１あるいは０信号に応じて論理１あるいは０信
号を出力する。トライステートバスドライバが許可信号
によって許可されないとき、その出力は開路である。

【０００３】各種の集積回路（IC）に共通バスに接続さ
れたトライステートバスドライバが接続されており、こ
れらのトライステートバスドライバは選択的に許可され
る。トライステートバスドライバは通常、共通バスが一
つのドライバによって全論理１あるいは全論理０に駆動
されるように選択的に許可される。

【０００４】かかるドライバ選択を提供する手段の一つ
に、その出力が各種のトライステートバスドライバの許
可端子に接続された状態機械を使用するものがある。通
常の動作において、この状態機械は許可信号のクロック
されたパターンを生成して各種のトライステートバスド
ライバを個々にあるいは任意の順序で許可するようにプ
ログラムされる。

【０００５】通常、ICを試験する場合そのIC回路のモデ
ルがネットリストを用いて作成される。次にこのモデル
を専用の自動試験発生（ATG ）コンピュータプログラム
とともに用いて試験刺激 (Stimuli)と応答が生成され
る。ICを試験するさいには、この試験刺激がICの選択さ
れた入力ノードに加えられる。その結果このICの選択さ
れた出力ノードに得られた出力信号が次に予測された応
答と比較され、このICが適正に動作しているかどうかが
判定される。

【０００６】ICが共通バス15に接続された図1aのトライ
ステートバスドライバ10〜13等の共通バスに接続された
トライステートバスドライバを内蔵しているとき、ATG
モデルはこれらのトライステートバスドライバを図1bの
論理和ゲート24に接続された論理積ゲート20〜23等の一
つの論理和ゲートに接続された論理積ゲートを模擬する
ものである。

【０００７】Ｄ型ラッチ26と模擬されたＤ型ラッチ27は
バス15と論理和ゲート24に接続された状態に示されてお
り、バス15あるいは論理和ゲート24から信号を受ける装
置を表している。

【０００８】図1aと図1bの比較からわかるように、ATG
モデルはそれぞれのトライステートバスドライバを二つ
の入力を有する論理積ゲートを模擬するものであり、一
つの入力が情報信号を受け、他方の入力が許可信号を受
ける。したがって、許可信号が論理１である場合、この
論理積ゲートの出力は情報信号に従う。

【０００９】論理和ゲート24はトライステートバスドラ
イバ10〜13の出力の共通接続のモデルを提供する。論理
積ゲート20〜23の出力のいずれかが論理１である場合、
論理和ゲート24の出力は論理１となる。逆に、論理積ゲ
ート20〜23のいずれも論理１でない場合、論理和ゲート
24の出力は論理０となる。

【００１０】しかし、図1bのこのモデルは二つあるいは
それ以上のバスドライバ10〜13が意図的にあるいは不注
意から同時に許可されている場合にバス15上のレベルを
正確に反映せず、許可されたドライバの出力は論理１と
論理０の両方を含む。このような場合、バス15のレベル
は完全に論理１レベルでもなくまた完全に論理０レベル
でもなく、論理和ゲート24の出力の近似されたレベルは
理想的な論理１になる。さらに、ドライバ10〜13のいず
れも許可されない場合、バス15は浮動する。この状態は
また論理和ゲート24によって正確には模擬されず、その
出力は理想的な論理１あるいは論理０となる。

【００１１】図1aの実際の回路の動作と図1bのATG モデ
ルの間のかかる相違のために、従来のICには実際のトラ
イステートバスドライバのうちの一つだけをATG 試験中
に一度に許可する手段が内蔵されている。したがって、
このような場合にはATG モデルは実際のトライステート
バスドライバ10〜13を正確に反映する。これは全論理１
あるいは全論理０だけがバス15上に現れうるためであ
る。

【００１２】一度に一つのトライステートバスドライバ
だけを許可するかかる従来の手段の一つを図２に示す。
図２において、中央デコーダ30がトライステートバスド
ライバ10〜13と状態機械34の間に挿入され、ドライバ10
〜13のうちの一つだけを一度に許可する。ATG プログラ
ムは通常ICの許容可能な動作モードを理解するようには
設計されておらず、デコーダ30がなければATG プログラ
ムは状態機械34にドライバ10〜13のうちの二つあるいは
それ以上を同時に許可させる試験信号を発生する恐れが
ある。

【００１３】図２に示すこの従来の方法には、(1) 状態
機械34からのすべてのトライステート許可信号を中央デ
コーダ30に送り、またデコーダ30の出力をトライステー
トバスドライバ10〜13の許可端子に送ることによる回路
の大型化と伝搬遅延の増大、(2) デコーダ30の寄生入力
キャパシタンスの充放電に起因する、特にデコーダ30が
大きな論理入力を有する場合の重大な遅延、(3) デコー
ダ30を模擬するためのATG 法を設計するさいの複雑さの
増大、および(4) 状態機械34がすでに復号された許可信
号を提供するように設計されている場合、このATG 法の
適用には一度に一つのバッファだけが許可されるように
これらの状態機械信号の符号化と復号がさらに必要にな
る、といった問題がある。

【００１４】したがって、ATG 法を簡略化し、中央デコ
ーダあるいは反対のバスドライバが同時に許可されるの
を防止する同様の手段を用いるとき発生する上述の問題
点のないトライステートバスドライバを有する回路が必
要とされる。

【００１５】

【課題を解決するための手段】この発明では従来のデコ
ーダの代わりに異なる種類の組合せ論理を用いて反対の
トライステートバッファが集積回路（IC）の自動試験中
に共通バス上に同時に信号を提供するのを防止する。

【００１６】一実施例において、アクティブ状態の試験
モードを表す論理１自動試験発生（ATG ）試験信号が第
１のトライステートバッファの下流のそれぞれのトライ
ステートバッファに関連するATG 否定積ゲートの一つの
入力に加えられる。それぞれのATG 否定積ゲートの第２
の入力には任意の上流のトライステートバッファに対し
て許可信号が発生しているかどうかを示す上流許可信号
が印加されている。

【００１７】したがって、ATG 試験モードがアクティブ
状態であり、（上流のトライステートバッファがすでに
許可されていることを示す）論理１上流許可信号が発生
している場合、ATG 否定積ゲートの出力が論理０であ
る。ATG 試験モード信号と上流許可信号のいずれかある
いは両方が論理１でない場合、ATG 否定積ゲートの出力
は論理１になる。

【００１８】特定のトライステートバッファに関連する
ATG 論理積ゲートの出力はやはりこの特定のトライステ
ートバッファに関連する論理積ゲートの第１の入力に加
えられる。この特定のトライステートバッファに関連す
るイネーブル−イン信号がこの論理積ゲートの第２の入
力に加えられる。

【００１９】この論理積ゲートの出力はトライステート
バッファの許可端子に加えられる。したがって、論理１
イネーブル−イン信号とATG 否定積ゲートの論理１出力
の両方はいずれも論理積ゲートの出力にこのトライステ
ートバッファを許可させるものでなければならない。

【００２０】最下流のバッファを除いた下流のトライス
テートバッファのそれぞれに同一の回路が設けられる。

【００２１】アクティブ状態のATG 試験モード中に、さ
まざまなATG 刺激パターンによってIC内の共通バスに接
続されたさまざまなトライステートバッファを許可する
ためのイネーブル−イン信号が発生する。しかし、上述
したように、ATG 試験モードにおいてはATG プログラム
はこのICの動作条件を理解せず、二つのトライステート
バッファを誤って同時に許可しうる許容できない信号を
提供する可能性がある。上述の論理回路は二つの同時に
発生したイネーブル−イン信号が上流のバッファと下流
のバッファを同時に許可することを防止する。これは最
上流の論理１イネーブル−イン信号はすべての下流の論
理積ゲートの出力を必ず論理０とし、したがってすべて
の下流のバッファを使用不能とするためである。

【００２２】すべての上流のバッファが不能とされる場
合に限り、最上流のバッファを許可するための追加の回
路が設けられる。

【００２３】

【実施例】図３はこの発明の一実施例を示す回路を示
す。図３において、組合せ論理38は上流のトライステー
トバッファ40〜42のいずれかに対して許可信号が発生し
ているとき下流のトライステートバッファ41〜43のうち
のいずれも許可させず、またトライステートバッファ40
〜43のうちの一つが常に許可されるようにして共通バス
44上の信号が全論理１あるいは全論理０のいずれかにな
るようにする。したがって、バス44の浮動、あるいは二
つあるいはそれ以上の同時に許可されたトライステート
バッファ40〜43から反対の信号がそれに加えられるとい
う状態が防止される。

【００２４】前述したように、トライステートバッファ
40〜43を許可するさいにかかる制限を設けることによっ
て、ATG モデルは図３に示す回路の性能を正確に反映す
る。トライステートバッファのATG モデルは先に図1bに
示されている。

【００２５】〔ATG 試験モード信号高レベル、バッファ
40および41の許可〕動作中、ATG 試験モードがアクティ
ブ状態であり図３の回路に試験が行われているとき、論
理１信号がATG 試験モード信号線50上に発生する。この
回路が試験されていないとき、線50の信号は論理０であ
る。ここで言及するさまざまな論理信号レベルは論理38
を適当に変化させて反転することができ、なおかつ同じ
結果が達成される。

【００２６】線50の論理１信号はそれぞれ下流のトライ
ステートバッファ41および42に関連する否定積ゲート54
および56の入力に加えられる。否定積ゲート54および56
の第２の入力にはそれぞれ論理和ゲート58と60の出力が
接続されている。

【００２７】論理和ゲート58の一つの入力には、トライ
ステートバッファ40を許可するあるいは不能にするため
の状態機械等の任意の適当な手段によって生成された許
可イン１信号が加えられる。論理１イネーブル−イン１
信号が線62を介して論理和ゲート58の第１の入力に加え
られると仮定すると、論理和ゲート58の出力はかならず
論理１になる。この論理１はトライステートバッファ40
を許可するように線66を介してトライステートバッファ
40の許可端子に直接加えられ、また線70を介して否定積
ゲート54の第２の入力に加えられる。したがって、トラ
イステートバッファ40がアクティブ状態の試験モード中
に許可されると、否定積ゲート54の入力に二つの論理１
信号が加えられる。否定積ゲートに関する次の真理値表
からわかるように、論理１入力だけを有する否定積ゲー
ト54の出力は論理０である。

【００２８】否定積ゲート54の出力は論理積ゲート74の
一つの入力に加えられ、論理積ゲート74の出力は線76を
介して下流のトライステートバッファ41の許可端子に接
続されている。否定積ゲート54の論理０出力は論理積ゲ
ート74の出力を必ず論理０とし、したがって線80を介し
て論理積ゲート74の第２の入力に加えられるイネーブル
−イン２信号のレベルに関わりなく下流のトライステー
トバッファ41を不能とする。したがって、線62上の論理
１イネーブル−イン１信号のために、ATG 試験モード
中、上流のトライステートバッファ40は自動的に許可さ
れ、下流のトライステートバッファ41は自動的に不能と
される。

【００２９】アクティブ状態の試験モード中、イネーブ
ル−イン１信号が論理０であり、線82上のオプションの
制御信号（これは走査制御信号とすることができる）が
論理０である場合、論理積ゲート58の出力は論理０とな
る。線70を介して否定積ゲート54の入力に加えられるこ
の論理０は否定積ゲート54の出力を必ず論理１とする。

【００３０】したがって論理積ゲート74の出力はイネー
ブル−イン２信号にしたがってトライステートバッファ
41を許可するか不能にする。論理和ゲート58への第２の
入力として線82に加えられる制御信号は第１の上流トラ
イステートバッファ40を、線62上のイネーブル−イン１
信号の状態に関わりなく許可されるように制御する。線
82に加えられる論理１制御信号はトライステートバッフ
ァ40をバス44があるレベルになるように許可する任意の
手段によって生成することができる。線82上の制御信号
によって提供されるフレキシビリティの増大が必要では
ない場合、論理和ゲート58を削除し、線62を線66に短絡
することができる。

【００３１】〔ATG 試験モード信号、低レベルバッファ
41の許可〕線50上のATG 試験モード信号が、回路が正常
に作動しており試験中ではないことを表す論理０である
場合、否定積ゲート54の出力は表１からわかるように自
動的に論理１となり、論理積ゲート74の出力はイネーブ
ル−イン１信号あるいは他の任意のイネーブル−イン信
号のレベルに関わりなく線80に加えられるイネーブル−
イン２信号のレベルに従う。ATG 試験モード信号高ある
いは低レベル

【００３２】〔バッファ42の許可〕下流のトライステー
トバッファ42に関連する否定積ゲート56と論理積ゲート
84の動作はそれぞれ否定積ゲート54と論理積ゲート74と
同様の機能を有する。アクティブ状態の試験モードにお
けるトライステートバッファ42の許可についていえば、
論理和ゲート60の出力が上流のトライステートバッファ
が許可されたことを表す論理１である場合、この論理１
は線50上の論理１とともに否定積ゲート56の入力に加え
られる。したがって、否定積ゲート56の出力は論理０と
なり、論理積ゲート84の出力は線86上のイネーブル−イ
ン３信号の状態に関わりなく必ず論理０になる。したが
って、トライステートバッファ42は不能となる。

【００３３】一方、論理和ゲート60の出力が上流のトラ
イステートバッファが許可されていないことを表す論理
０である場合、否定積ゲート56の出力は必ず論理１とな
り、論理積ゲート84の出力はイネーブル−イン３信号の
論理レベルにしたがってトライステートバッファ42を許
可するか不能とする。

【００３４】線50上のATG 試験モード信号が論理０であ
る場合、否定積ゲート56の出力は必ず論理１となり、論
理積ゲート84の出力はイネーブル−イン３信号の論理レ
ベルにしたがう。

【００３５】〔ATG 試験モード信号、高レベル図３のバ
ッファ43の許可〕一つのトライステートバッファ40〜43
だけを許可し、バス44が不能とされるすべてのトライス
テートバッファ40〜43のために浮動しないようにするこ
とが望ましいため、上流のトライステートバッファ40〜
42のいずれも許可されない場合に最下流のトライステー
トバッファ43を自動的に許可するための特殊な回路が設
けられる。

【００３６】線50上のATG 試験モード信号がアクティブ
状態の試験モードを表す論理１である場合、この論理１
信号はインバータ90によって反転され、論理０が論理積
ゲート92の第１の入力に加えられ、論理積ゲート92の出
力が線94上のイネーブル−イン４信号の状態に関わりな
く論理０になる。

【００３７】上流のトライステートバッファ40〜42のい
ずれも許可されない場合、論理０信号が論理和ゲート96
の両方の入力に加えられ、論理和ゲート96の出力もまた
論理０になる。論理和ゲート96の論理０出力はインバー
タ98によって反転され、次に論理１が論理積ゲート100
の第一の入力に加えられる。線50上のATG 試験モード信
号もまた論理１であり、論理積ゲート100 の第２の入力
に加えられる。その結果、論理積ゲート100 の出力はア
クティブ状態の試験モード中に上流のトライステートバ
ッファ40〜42のいずれも許可されないこの期間中、論理
１となる。この論理１は論理和ゲート102 によって論理
積ゲート92の論理０出力と論理和され、論理和ゲート10
2 はトライステートバッファ43の許可端子に論理１信号
を供給する。したがって、最下流のトライステートバッ
ファ43はアクティブ状態の試験モード中に上流のトライ
ステートバッファ40〜42のいずれも許可されない場合、
自動的に許可される。

【００３８】〔ATG 試験モード信号、低レベル図３のバ
ッファ43の許可〕回路が試験されていない場合、線50上
のATG 試験モード信号は論理０である。この論理０はイ
ンバータ90によって反転され、論理積ゲート92の第１の
入力に論理０が加えられる。前述したように論理積ゲー
ト92への第２の入力は状態機械等の任意の手段によって
生成されるイネーブル−イン４信号である。したがって
回路が試験されていないとき論理積ゲート92の出力はイ
ネーブル−イン４信号にしたがう。

【００３９】論理積ゲート92の出力は論理和ゲート90の
一つの入力に加えられ、論理和ゲート90の出力はトライ
ステートバッファ43の許可端子に結合される。したがっ
て、試験モードが非アクティブ状態であるとき、論理和
ゲート1022の出力はイネーブル−イン４信号の論理レベ
ルに従う。 論理１あるいは論理０の情報信号がそれぞ
れトライステートバッファ40〜43の入力線104- 107に加
えられる。これらの情報信号は任意の周知の手段によっ
て生成される。

【００４０】以上、この発明の一実施例を説明した。図
３の回路にはさらに多くのトライステートバッファを含
めることができ、またバッファ41あるいは42に関連する
論理回路の部分をかかる追加のトライステートバッファ
のために複製することができる。さらに、上流のトライ
ステートバッファ40〜42のいずれも許可されない場合に
試験期間中に最下流のトライステートバッファ43が自動
的に許可されるように他の適当な回路を用いることもで
きる。

【００４１】〔ATG 試験モード信号、高レベル図４のバ
ッファ43の許可〕図４はこの発明の第２の好適な実施例
を示し、ここでは最下流のトライステートバッファ43に
関連する回路が図３に示すものと異なっている。この回
路の他の部分は図３のものと同一である。

【００４２】図４において、線50上の信号が論理１であ
るアクティブ状態の試験モードにおいては、上流のトラ
イステートバッファ40〜42が許可されていない場合、論
理和ゲート96の出力は論理０となる。線50上の論理１は
論理和ゲート112 の第１の入力に論理０が加えられるよ
うにインバータ110 によって反転され、論理和ゲート11
2 の第２の入力は論理和ゲート96の論理０出力である。
論理和ゲート112 の論理０出力はしたがって否定積ゲー
ト114 の出力を必ず論理１とし、その結果線116 を介し
てトライステートバッファ43が許可される。したがっ
て、このアクティブ状態の試験モードにおいては、トラ
イステートバッファ43はトライステートバッファ40〜42
のいずれも許可されないときイネーブル−イン４信号の
論理状態に関わりなく許可される。

【００４３】線50上の試験モード信号がアクティブ中の
モードを示す論理１であるが上流のトライステートバッ
ファ40〜42のうちの一つが許可されている場合、論理和
ゲート96の出力は自動的に論理１となる。これによっ
て、論理和ゲート112 の出力は必ず論理１となる。論理
和ゲート120 の入力に加えられる線50上の論理１信号は
論理和ゲート120 に否定積ゲート114 の入力に論理１を
加えさせる。否定積ゲート114 はこれで二つの論理１入
力を有することになり、その結果トライステートバッフ
ァ43の許可端子に論理０を加え、トライステートバッフ
ァ43を不能とする。この場合、アクティブ状態の試験モ
ード中には、トライステートバッファ43は、上流のトラ
イステートバッファ40〜42の一つが許可されるために、
イネーブル−イン４信号の状態に関わりなく不能とされ
る。

【００４４】〔ATG 試験モード信号、低レベル図４のバ
ッファ43の許可〕線50上のATG 試験モード信号が試験モ
ードが非アクティブ状態である論理０である場合、イン
バータ110 が線50上のこの論理０信号を反転して、論理
和ゲート112 の第１の入力に論理１を加える。したがっ
て、論理和ゲート112 の出力は必ず論理１となる。線94
に加えられる論理１あるいは論理０のイネーブル−イン
４信号はインバータ118 によって反転され、その結果論
理和ゲート120 の第１の入力に論理０あるいは論理１信
号が加えられる。論理和ゲート120 への第２の入力は線
50上の信号であり、これはこの非アクティブ状態の試験
モードにおいては論理０である。したがって、論理和ゲ
ート120 の出力はイネーブル−イン４信号の逆になる。

【００４５】したがって、この非アクティブ状態の試験
モード中、否定積ゲート114 の一つの入力には論理和ゲ
ート112 によって論理１信号が加えられ、他の入力には
イネーブル−イン４信号の逆が加えられる。したがっ
て、イネーブル−イン４信号が論理１である場合、否定
積ゲート114 の出力は論理１であり、その結果この試験
非アクティブモードにおいてトライステートバッファ43
が許可される。イネーブル−イン４信号が論理０である
場合、否定積ゲート114 の論理０出力はトライステート
バッファ43を不能とする。

【００４６】図３および図４の最下流のトライステート
バッファ43に関連する回路の追加によって他のトライス
テートバッファに関連する回路より大きな遅延が発生す
るため、最下流のものとして選択されるトライステート
バッファはその許可信号のタイミングが最もクリティカ
ルでないものでなければならない。

【００４７】当業者にはトライステートバッファ40〜43
がそれらの許可端子に加えられる論理０許可信号で許可
される場合図３および図４に示すものを他の論理回路に
置き換えることができることは明らかであろう。さら
に、等価回路を用いて図３および図４の回路によって提
供される論理機能を実施することができる。

【００４８】さらに、上流、下流という用語はトライス
テートバッファの相対的物理的位置を指すものではな
く、これらのバッファに与えられた相対的優先順位を意
味する。トライステートバッファという用語もまたバス
を高レベル、低レベルあるいは非駆動状態にするための
信号によって許可される任意の同様な手段に適用するこ
とができる。

【００４９】

【発明の効果】従来技術と比較した場合のこの発明の利
点には次のような点がある。 １．許可信号に対する性能上の影響が少ない。 ２．デコーダよりもスペースをとらない。 ３．中央デコーダに信号を送る必要がない。このため、
信号の遅延とシリコンに対する影響が小さくなる。 ４．モジュール化された構造が可能となりそれによって
ビットを２の累乗ではなく個々に加えることができる。
たとえば、専用ではないライブラリセルを用いる場合９
つの信号の復号には3:8 デコーダではなく4:16のデコー
ダが必要であり、７ビットが無駄になる。 ５．状態機械が誤って復号された信号を出力する場合
（すなわち、信号がこの試験法の規則に合っていない場
合）、信号はこの試験法の規則にしたがって符号化およ
び復号されねばならない。この追加の符号化と復号によ
ってシリコンと遅延が増大する。

【図面の簡単な説明】

【図１ａ】共通バッファに接続したトライステートバッ
ファを示す図である。

【図１ｂ】図１ａのトライステートバッファの自動試験
発生モデルを示す図である。

【図２】従来例を示す図である。

【図３】本発明の一実施例を示す図である。

【図４】本発明の他の実施例を示す図である。

【符号の説明】

４０〜４３：トライステートバッファ ４４：共通バス ５０：ATG 試験モード信号線 ５４、５６：否定積ゲート ５８、６０：論理和ゲート ７４、８４：論理積ゲート

Claims (2)

【特許請求の範囲】
1. 【請求項１】共通バスに接続された出力を備えたトライ
   ステートバッファを含む回路において、アクティブテス
   トモードを示すと共にテストモード信号に応じ、共通バ
   スへ接続されたトライステートバッファのひとつが、ア
   クティブテストモードのいかなるときにも許可されるよ
   うしてなる結合論理手段を備えたことを特徴とするトラ
   イステート制御回路。
2. 【請求項２】共通バスに接続された出力を備えたトライ
   ステートバッファを含む回路において、共通バスへ接続
   されたトライステートバッファのひとつが、いかなると
   きにも許可されるようしてなる結合論理手段を備え、該
   結合論理手段は、いかなる上流のトライステートバッフ
   ァの許可上に下流のトライステートバッファを許可する
   ことを防止する論理ゲートの連続接続を備え、該各論理
   ゲートは、それぞれ異なる上記トライステートバッファ
   に接続され、第一のトライステートバッファに接続され
   た論理ゲートの出力が直接または間接に下流のトライス
   テートバッファに接続された論理ゲートを操作すると
   き、上記第一のトライステートバッファが下流トライス
   テートバッファから上流トライステートバッファにな
   る、 ことを特徴とするトライステート制御回路。