JPH052620A - 回路故障擬似試験装置及び回路故障擬似試験方法 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は回路故障擬似試験装置の簡易化に関
し、ゲート遅延時間や状態記憶を有する回路等の各論理
ゲートについて故障伝幡の有無を予め故障モードが定義
された故障情報に基づいて検出判断をし、故障検出評価
の簡易化を図ること、併せてメモリ容量及びＣＰＵの負
担を軽減することを目的とする。 【構成】 予め定義された被試験半導体装置１６の故障
モード情報Sa0 ,Sa1及び制御データＤ１を記憶する第１
の記憶手段１１と、前記被試験半導体装置１６の故障シ
ミュレーションをするテストデータＤＴを記憶する第２
の記憶手段１２と、前記テストデータＤＴによる各論理
ゲートＬG1, ＬG2，ＬGi…ＬGnでの故障伝幡に関し計算
された故障情報ｆSa0,ｆSa1 ，ＤSa0,ＤSa1 ＭSa0,ＭSa
1 を記憶する第３の記憶手段１３と、前記定義処理に基
づく故障情報ｆSa0,ｆSa1 ，ＤSa0,ＤSa1 ＭSa0,ＭSa1
の検出をする情報検出手段１４と、前記第１，第２，第
３の記憶手段１１，１２，１３，情報検出手段１４の入
出力を制御する制御手段１５とを具備することを含み構
成する。

Description

【発明の詳細な説明】

【０００１】〔目次〕 産業上の利用分野 従来の技術（図23，24） 発明が解決しようとする課題 課題を解決するための手段（図１〜３） 作用 実施例 （１）第１の実施例の説明 （図４〜９） （２）第２の実施例の説明 （図10〜16） （３）第３の実施例の説明 （第17〜22） 発明の効果

【０００２】

【産業上の利用分野】本発明は、回路故障擬似試験装置
及び回路故障試験方法に関するものであり、更に詳しく
言えば、故障点が設定された被試験半導体装置（以下被
試験ＬＳＩという）にテストデータを供給して故障シミ
ュレーションをする装置及び方法の簡易化に関するもの
である。

【０００３】近年、半導体集積回路装置の超高集積化，
超高密度化に伴いＬＳＩ自動設計分野では、論理ゲート
が組まれた設計途中の被試験ＬＳＩが大型計算機を用い
た故障シミュレーションが行われている。

【０００４】これによれば、被試験ＬＳＩ内部に設定さ
れた故障を含む論理ゲートをテストデータに基づき、一
つずつの故障について故障シミュレーションを行うこと
により、その故障検出率や未検出故障等の情報が得られ
る。

【０００５】このため、故障を含まない論理ゲート及び
故障を含む論理ゲートの各々について論理ゲートの出力
値を計算し、それぞれの結果を各論理ゲートの出力点に
おいて比較しなくてはならい。また、その故障結果が被
試験ＬＳＩの信号出力部まで伝幡するか否かについて一
つ一つの故障点について判定をしなくてはならい。

【０００６】これにより、被試験ＬＳＩの超高集積化，
超高密度化に伴い故障検出評価が益々困難になり、論理
ゲート設計期間の長期化を招くこととなる。また、故障
シミュレーションに係わる中央演算処理装置（以下ＣＰ
Ｕという）の使用（占有）時間が多くなったり、各論理
ゲートの出力値の計算やそれらの比較処理をするために
データ記憶装置のメモリ容量の増加が余儀無くされると
いう問題がある。

【０００７】そこで、ゲート遅延時間や状態記憶を有す
る回路等の各論理ゲートについて故障伝幡の有無を予め
故障モードが定義された故障情報に基づいて検出判断を
し、故障検出評価の簡易化を図ること、併せて、メモリ
容量及びＣＰＵの負担を軽減することができる装置及び
方法が望まれている。

【０００８】

【従来の技術】図23，24は、従来例に係る説明図であ
る。図23は従来例に係る故障シミュレーションを説明す
る構成図であり、図24はその比較/ 判定エディタの処理
フローチャートを示している。

【０００９】図23において、複数の論理ゲートＬG1, Ｌ
G2，ＬGi…ＬGnが組み込まれた被試験ＬＳＩ７の故障シ
ミュレーションをする装置は、故障シミュレーション制
御メモリ１，テストデータファイルメモリ２，故障情報
メモリ３，比較／判定エディタ４，ＣＰＵ５，ディスプ
レイ６，キーボード９及びこれらの間のデータを伝送す
るシステムバス８から構成されている。

【００１０】当該装置の機能は、例えば、論理ゲートＬ
G1, ＬG2，ＬGi…ＬGnが組まれた設計途中の被試験ＬＳ
Ｉ７の故障シミュレーションを行なう場合、図24の比較
/ 判定エディタの処理フローチャートに示したように、
まず、ステップＰ１で被試験ＬＳＩ７に故障点ＦLTを設
定し、該ＬＳＩ７の信号入力部ＩＮにテストデータＤＴ
の供給処理をする。この際に、被試験ＬＳＩ７は表示デ
ータＤ３に基づいてディスプレイ６等に表示される。

【００１１】また、オペレータによりキーボード９を介
して故障点ＦLTに係る入力データＤ２が入力され、例え
ば、論理ゲートＬG1の信号入力部ＩＮに故障点ＦLTが設
定される。また、テストデータＤＴがＣＰＵ５を介して
テストデータファイルメモリ２から読み出される。

【００１２】次いで、ステップＰ２で故障設定された被
試験ＬＳＩ７の各論理ゲートＬG1,ＬG2，ＬGi…ＬGnの
出力値と正常時の出力値とを比較処理をする。この際
に、故障シミュレーション制御メモリ１等より読み出さ
れた制御データＤ１に基づいて比較／判定エディタ４，
ＣＰＵ５により演算処理される。

【００１３】この演算処理は、故障点ＦLTの影響を各論
理ゲートＬG1, ＬG2，ＬGi…ＬGnについて、故障点ＦLT
が設定されない場合の正常時の出力値と故障点ＦLTが設
定された場合の故障時の出力値と一つずつ比較処理をす
ることにより故障シミュレーションが行なわれる。な
お、正常時の出力値，故障時の出力値及び比較結果デー
タは故障情報メモリ３に格納される。

【００１４】その後、ステップＰ３で故障点ＦLTの影響
が信号出力部ＯUTに伝幡するか否かの判断処理をする。
この際に、Ｘの影響が信号出力部ＯUTに伝幡する場合
（ＹES）にはステップＰ４に移行して、「テストデータ
ＤＴによって、故障点ＦLTの影響が観測できる」と判定
する。

【００１５】また、Ｘの影響が信号出力部ＯUTに伝幡し
ない場合（ＮＯ）にはステップＰ５に移行して、「テス
トデータＤＴでは、故障点ＦLTの影響が観測できない」
と判定する。以上ステップＰ１〜Ｐ５の処理を故障検出
の対象となる全故障，全テストデータＤＴについて行
う。

【００１６】これにより、被試験ＬＳＩ７の内部に設定
された故障検出の対象とする全故障点に係る故障シミュ
レーションを行なうことができ、被試験ＬＳＩ７に係る
故障検出率や未検出故障等の情報が得られる。

【００１７】

【発明が解決しようとする課題】ところで、従来例によ
れば被試験ＬＳＩ７内部に設定された故障点ＦLTをテス
トデータＤＴに基づき、一つずつの故障について故障シ
ミュレーションを行うことにより、被試験ＬＳＩ７の故
障検出率や未検出故障等の情報を得ている。

【００１８】このため、故障点ＦLTを含まない論理回路
の論理ゲートＬG1，ＬG2，ＬGi…ＬGn及び故障点ＦLTを
含む論理回路の論理ゲートＬG1，ＬG2，ＬGi…ＬGnの各
々について論理ゲートの出力値を比較／判定エディタ
４，ＣＰＵ５により演算処理し、それぞれを各論理ゲー
ト出力点において比較処理しなくてはならい。

【００１９】また、その故障結果が被試験ＬＳＩの故障
検出判定点まで伝幡するか否かについて、一つずつの故
障点について判定をするため各演算処理の結果データを
故障情報メモリ３に記憶しなくてはならい。すなわち、
テストデータに対する故障点が設定された被試験ＬＳＩ
と故障点を有しない被試験ＬＳＩとの各論理ゲートの出
力値の差が被試験ＬＳＩの信号出力部まで伝幡するか否
かを確認することとなる。

【００２０】これにより、被試験ＬＳＩが超高集積化，
超高密度化するのに伴い故障検出評価が益々困難にな
り、例えば、ゲート遅延時間や状態記憶を有する回路等
の論理ゲート設計期間の長期化を招くこととなる。ま
た、故障シミュレーションに係わるＣＰＵ５の使用（占
有）時間が多くなったり、各論理ゲートの出力値の計算
やそれらの比較処理をするための故障情報メモリ３のメ
モリ容量の増加が余儀無くされるという問題がある。

【００２１】本発明は、かかる従来例の問題点に鑑み創
作されたものであり、ゲート遅延時間や状態記憶を有す
る回路等の各論理ゲートについて故障伝幡の有無を予め
故障モードが定義された故障情報に基づいて検出判断を
し、故障検出評価の簡易化を図ること、併せて、メモリ
容量及びＣＰＵの負担を軽減することが可能となる回路
故障擬似試験装置及び回路故障試験方法の提供を目的と
する。

【００２２】

【課題を解決するための手段】図１，図２（ａ），
（ｂ）は、本発明に係る回路故障擬似試験装置の原理図
（その１，２）であり、図３（ａ），（ｂ）は、本発明
に係る回路故障試験方法の原理図を示している。

【００２３】本発明の回路故障試験装置は、図１に示す
ように複数の論理ゲートＬG1, ＬG2，ＬGi…ＬGnが組み
込まれた被試験半導体装置１６の故障シミュレーション
をする装置であって、予め定義された被試験半導体装置
１６の故障モード情報Sa0 ,Sa1及び制御データＤ１を記
憶する第１の記憶手段１１と、前記被試験半導体装置１
６の故障シミュレーションをするテストデータＤＴを記
憶する第２の記憶手段１２と、前記テストデータＤＴに
よる各論理ゲートＬG1, ＬG2，ＬGi…ＬGnでの故障伝幡
に関し計算された故障情報ｆSa0,ｆSa1 ，ＤSa0,ＤSa1
ＭSa0,ＭSa1 を記憶する第３の記憶手段１３と、前記定
義処理に基づく故障情報ｆSa0,ｆSa1 ，ＤSa0,ＤSa1 Ｍ
Sa0,ＭSa1 の検出をする情報検出手段１４と、前記第
１，第２，第３の記憶手段１１，１２，１３，情報検出
手段１４の入出力を制御する制御手段１５とを具備する
ことを特徴とする。

【００２４】なお、前記回路故障擬似試験装置におい
て、前記第３の記憶手段１３が図２（ａ）に示すよう
に、被試験半導体装置１６の論理ゲートＬG1, ＬG2，Ｌ
Gi…ＬGnの故障情報ｆSa0,ｆSa1 毎に係る伝幡予定時刻
ｔs0，ｔs1を記憶することを特徴とする。

【００２５】また、前記回路故障擬似試験装置におい
て、前記第３の記憶手段１３が図２（ｂ）に示すよう
に、当該テストデータＤＴの一周期前の最終の故障検出
判定時刻Ｔ１から当該テストデータＤＴの現在周期に係
る任意の故障検出判定時刻ＴＸに至るまでの故障情報ｆ
Sa0,ｆSa1 と、前記伝幡予定時刻ｔs0，ｔs1に係る故障
情報ＤSa0,ＤSa1 を記憶することを特徴とする。

【００２６】さらに、本発明の第１の回路故障擬似試験
方法は、図３（ａ）に示すような複数の論理ゲートＬG
1, ＬG2，ＬGi…ＬGnが組み込まれた被試験半導体装置
１６の故障シミュレーションをする方法であって、図３
（ｂ）のフローチャートに示すように予め、ステップＰ
１で被試験半導体装置１６の故障モードＭ０，Ｍ１を定
義して故障伝幡を示す故障情報ｆSa0,ｆSa1 の定義処理
をし、次に、ステップＰ２で前記被試験半導体装置１６
の信号入力部ＩＮにテストデータＤＴの供給処理をし、
次いで、ステップＰ３で前記テストデータＤＴに基づい
て各論理ゲートＬG1, ＬG2，ＬGi…ＬGnでの故障伝幡に
関する故障情報ｆSa0,ｆSa1 の計算記憶処理をし、その
後、前記被試験半導体装置１６の信号出力部ＯUTから前
記信号入力部ＩＮに向かって故障情報ｆSa0,ｆSa1 の検
出処理をすることを特徴とする。

【００２７】なお、前記第１の回路故障擬似試験方法に
おいて、前記故障モードＭ０，Ｍ１の定義処理は、前記
被試験半導体装置１６に故障点ＦLTが設定された場合
に、前記論理ゲートＬG1, ＬG2，ＬGi…ＬGnの出力信号
又は入力信号が論理「０」に固定する第１の縮退故障で
あって、前記第１の縮退故障が被試験半導体装置１６に
一つだけ存在する第１の単一縮退故障Ｍ０及び前記論理
ゲートＬG1, ＬG2，ＬGi…ＬGnの出力信号又は入力信号
が論理「１」に固定する第２の縮退故障であって、前記
第２の縮退故障が被試験半導体装置１６に一つだけ存在
する第２の単一縮退故障Ｍ１と定義をすることを特徴と
する。

【００２８】また、前記第１の回路故障擬似試験方法に
おいて、前記故障伝幡を示す故障情報ｆSa0,ｆSa1 の定
義処理は、前記第１の単一縮退故障Ｍ０については、次
段の論理ゲートＬGjへの伝幡の有無を示す第１の故障情
報ｆSa0 ＝１又は０と定義をし、前記第２の単一縮退故
障Ｍ１については、次段の論理ゲートＬGjへの伝幡の有
無を示す第２の故障情報ｆSa1 ＝１又０と定義をするこ
とを特徴とする。

【００２９】さらに、本発明の第２の回路故障擬似試験
方法は前記第１の回路故障擬似試験方法において、図３
（ｂ）のフローチャートのステップＰ３の計算記憶処理
には、前記論理ゲートＬG1, ＬG2，ＬGi…ＬGnに故障点
ＦLTが設定された場合に、被試験半導体装置１６の論理
ゲートＬG1, ＬG2，ＬGi…ＬGnの故障情報ｆSa0,ｆSa1
毎に係る伝幡予定時刻ｔs0，ｔs1の記憶処理と、前記伝
幡予定時刻ｔs0，ｔs1に係る前回の信号変化時の故障情
報ｆSa0,ｆSa1 と現在時刻ｔｃに係る当該信号変化時の
故障情報ｆSa0,ｆSa1 との比較処理に基づいて該伝幡予
定時刻ｔs0，ｔs1が現在時刻ｔｃを経過している故障情
報ｆSa0,ｆSa1 を有効とする故障情報ＤSa0,ＤSa1 の計
算処理が含まれることを特徴とする。

【００３０】また、本発明の第３の回路故障擬似試験方
法は前記第１の回路故障擬似試験方法において、図３
（ｂ）のフローチャートのステップＰ３の計算記憶処理
には、被試験半導体装置１６に記憶素子ＭEMが含まれた
場合に、当該テストデータＤＴの一周期前の最終の故障
検出判定時刻Ｔ１に係る最新の故障情報ｆSa0,ｆSa1
と、前記最終の故障検出判定時刻Ｔ１から当該テストデ
ータＤＴの現在周期に係る任意の故障検出判定時刻ＴＸ
に至るまでの故障情報ｆSa0,ｆSa1 との記憶処理と、前
記最終の故障検出判定時刻Ｔ１から現在周期に係る任意
の故障検出判定時刻ＴＸに至る間の故障情報ＭSa0,ＭSa
1 と前記現在周期に係る任意の故障検出判定時刻ＴＸの
最新の故障情報ｆSa0,ｆSa1 との論理和演算処理が含ま
れることを特徴とする。

【００３１】なお、前記第３の回路故障擬似試験方法に
おいて、図３（ｂ）のフローチャートのステップＰ４の
検出処理には、被試験半導体装置１６に記憶素子ＭEMが
含まれた場合に、前記被試験半導体装置１６の信号出力
部ＯUTから記憶素子ＭEMに至るまでの第１の検索処理
と、前記記憶素子ＭEMの入力部から被試験半導体装置１
６の信号入力部ＩＮに至るまでの第２の検索処理が含ま
れることを特徴とする。

【００３２】また、前記第３の回路故障擬似試験方法に
おいて、図３（ｂ）のフローチャートのステップＰ３の
計算記憶処理には、前記被試験半導体装置１６に記憶素
子ＭEMが含まれた場合に、当該テストデータＤＴの現在
周期の最終の故障検出判定時刻Ｔ２に係る故障情報ｆSa
0,ｆSa1 ，ＤSa0,ＤSa1 ，ＭSa0,ＭSa1 の検出処理の後
に、当該テストデータＤＴの一周期前の最終の故障検出
判定時刻Ｔ１から当該テストデータＤＴの現在周期に係
る最終の故障検出判定時刻Ｔ２に至るまでの全ての故障
情報ＭSa0,ＭSa1 ，ＤSa0,ＤSa1 を当該テストデータＤ
Ｔの現在周期に係る最終の故障検出判定時刻Ｔ２の最新
の故障情報ｆSa0,ｆSa1 に一致させる計算処理を含むこ
とを特徴とし、上記目的を達成する。

【００３３】

【作用】本発明の回路故障擬似試験装置によれば、図１
に示すように第１，第２，第３の記憶手段１１，１２，
１３，情報検出手段１４及び制御手段１５が具備されて
いる。

【００３４】例えば、複数の論理ゲートＬG1, ＬG2，Ｌ
Gi…ＬGnが組み込まれた被試験半導体装置１６に故障点
ＦLTを設定して、回路故障シミュレーションをする場
合、予め定義された被試験半導体装置１６の故障モード
情報Sa0 ,Sa1が第１の記憶手段１１により記憶され、被
試験半導体装置１６の故障シミュレーションをするテス
トデータＤＴが第２の記憶手段１２により記憶される。
また、テストデータＤＴによる各論理ゲートＬG1, ＬG
2，ＬGi… ＬGnでの故障伝幡に関する故障情報ｆSa0,
ｆSa1 が制御手段１５を介して第３の記憶手段１３によ
り記憶され、該定義処理に基づく故障情報ｆSa0, ｆSa
1 が情報検出手段１４により検出される。

【００３５】このため、テストデータＤＴに対する故障
点を有する論理回路と故障点ＦLTを有しない論理回路で
それぞれ論理ゲートＬG1, ＬG2，ＬGi…ＬGnの出力値を
計算して両者が一致するまで、又は、外部出力点に達す
るまで、従来例のように比較／判定エディタ４やＣＰＵ
５により比較，演算処理をすることが無くなる。このこ
とで、制御手段１５の負担は各論理ゲートＬG1，ＬG2，
ＬGi…ＬGnの入力点に残留される故障情報ｆSa0,ｆSa1
を計算し、それを第３の記憶手段１３へ記憶する処理に
軽減される。

【００３６】また、故障点ＦLTの影響が被試験半導体装
置１６の信号出力部（故障検出判定点）まで伝幡するか
否か（故障伝幡）については、一つずつの故障について
各論理ゲートＬG1，ＬG2，ＬGi…ＬGnの出力点毎につい
て判定がされないため従来例のような各論理ゲートＬG
1，ＬG2，ＬGi…ＬGnの出力値の演算結果データの記憶
処理が不要となる。

【００３７】これにより、従来例に比べて制御手段１５
の使用（占有）時間の短縮化を図ること，及び第３の記
憶手段（故障情報メモリ３）のメモリ容量の削減化を図
ることが可能となる。

【００３８】なお、図２（ａ）に示すように、被試験半
導体装置１６の論理ゲートＬG1, ＬG2，ＬGi…ＬGnの故
障情報ｆSa0,ｆSa1 毎に係る伝幡予定時刻ｔs1，ｔs0を
第３の記憶手段１３に記憶することにより、該論理ゲー
トＬG1, ＬG2，ＬGi…ＬGnのゲート遅延時間ｔｄを含め
た高精度の故障シミュレーションを行うことが可能とな
る。

【００３９】また、図２（ｂ）に示すように、当該テス
トデータＤＴの一周期前の最終の故障検出判定時刻Ｔ１
から当該テストデータＤＴの現在周期に係る任意の故障
検出判定時刻ＴＸに至るまでの故障情報ｆSa0,ｆSa1 に
基づく故障情報ＤSa0,ＤSa1を第３の記憶手段１３に記
憶することにより、記憶素子ＭEMを含む被試験半導体装
置１６について、高精度な故障シミュレーションを行う
ことが可能となる。

【００４０】さらに、本発明の第１の回路故障擬似試験
方法によれば、図３（ｂ）のフローチャートに示すよう
に、ステップＰ１で第１，第２の単一縮退故障Ｍ０，Ｍ
１等の故障伝幡を示す故障情報ｆSa0,ｆSa1 の定義処理
をし、ステップＰ２でテストデータＤＴの供給処理を
し、ステップＰ３で各論理ゲートＬG1, ＬG2，ＬGi…Ｌ
Gnから出力される故障情報ｆSa0,ｆSa1 の記憶処理をし
ている。

【００４１】このため、複数の論理ゲートＬG1, ＬG2，
ＬGi…ＬGnが組み込まれた被試験半導体装置１６に故障
点ＦLTを設定して、故障シミュレーションをする場合、
ステップＰ４で信号出力部ＯUTから信号入力部ＩＮに向
かって第１の単一縮退故障Ｍ０の伝幡可能性を示す最終
の故障情報ｆSa0 ＝１又は０や第２の単一縮退故障Ｍ１
の伝幡可能性を示す任意の故障情報ｆSa1 ＝１又０の検
出処理をすることにより、当該被試験半導体装置１６の
故障検出評価を容易に行うことが可能となる。

【００４２】これにより、被試験半導体装置１６の超高
集積化，超高密度化の要求があった場合でも、故障検出
評価の簡易化が図られ、その論理ゲートの設計期間の短
期化を図ることが可能なる。

【００４３】また、本発明の第２の回路故障擬似試験方
法によれば、図３（ｂ）のフローチャートのステップＰ
３の計算記憶処理の際に、故障情報ｆSa0,ｆSa1 に係る
伝幡予定時刻ｔs1，ｔs0の記憶処理と、現在時刻ｔｃが
伝幡予定時刻ｔs1，ｔs0を経過している故障情報ｆSa0,
ｆSa1 を有効として故障情報ＤSa0,ＤSa1 を求める計算
処理を実行している。

【００４４】このため、論理ゲートＬG1, ＬG2，ＬGi…
ＬGnに故障点ＦLTが設定された場合に、例えば、入力ネ
ットに信号変化（イベント）が発生しても、正常回路の
出力ネットにイベントが発生しない場合，すなわち、該
論理ゲートＬG1, ＬG2，ＬGi…ＬGnのゲート遅延時間後
の時刻に信号変化が伝幡予定される場合について、入力
ネットの信号発生時刻では無く、現在時刻ｔｃがその伝
幡予定時刻ｔs1，ｔs0まで経過した故障を検出すること
が可能となる。換言すれば、故障点の影響がゲート遅延
時間後に出力ネットに伝幡された場合について、その時
点の故障情報ｆSa0,ｆSa1 を故障が伝幡したとする「ｆ
Sa0,ｆSa1 ＝１」とすることが可能となる。

【００４５】これにより、該論理ゲートＬG1, ＬG2，Ｌ
Gi…ＬGnのゲート遅延時間ｔｄを考慮した実際の故障回
路に則した故障シミュレーションを高精度に実行するこ
とが可能となる。

【００４６】また、本発明の第３の回路故障擬似試験方
法によれば、図３（ｂ）のフローチャートのステップＰ
３の計算記憶処理の際に、当該テストデータＤＴの一周
期前の最終の故障検出判定時刻Ｔ１に係る最新の故障情
報ｆSa0,ｆSa1 と当該テストデータＤＴの現在周期に係
る任意の故障検出判定時刻ＴＸに至るまでの故障情報ｆ
Sa0,ｆSa1 との論理和演算処理をしている。

【００４７】このため、被試験半導体装置１６の論理ゲ
ートＬG1, ＬG2，ＬGi…ＬGnに記憶素子ＭEMが含まれた
場合であっても、時間と共に変化をする記憶素子ＭEMの
内部状態について、例えば、当該テストデータＤＴの一
周期前の最終の故障検出判定時刻Ｔ１に係る最新の故障
情報ｆSa0,ｆSa1 と最終の故障検出判定時刻Ｔ１から当
該テストデータＤＴの現在周期に係る任意の故障検出判
定時刻ＴＸに至るまでの故障情報ｆSa0,ｆSa1 が一度で
も故障が伝幡したとする「ｆSa0,ｆSa1 ＝１」とを論理
和演算処理をすることにより、記憶素子ＭEMに係る故障
伝幡性を判断することが可能となる。

【００４８】なお、ステップＰ４において、記憶素子Ｍ
EMが含まれた論理ゲートＬG1, ＬG2，ＬGi…ＬGnの故障
情報ｆSa0,ｆSa1 の検出処理は第１，第２の検索処理に
より実行され、該検出処理の後に、当該テストデータＤ
Ｔの一周期前の最終の故障検出判定時刻Ｔ１に係る最新
の故障情報ｆSa0,ｆSa1 と最終の故障検出判定時刻Ｔ１
から当該テストデータＤＴの現在周期に係る最終の故障
検出判定時刻Ｔ２に至るまでの全ての故障情報ＭSa0,Ｍ
Sa1 ，ＤSa0,ＤSa1 を当該テストデータＤＴの現在周期
に係る最終の故障検出判定時刻Ｔ２の故障情報ｆSa0,ｆ
Sa1 に一致させている。

【００４９】このため、一回の演算処理によっては、記
憶素子ＭEMの入力ネットの故障の影響が出力ネットに反
映されない場合であっても、該記憶素子ＭEMに留まって
いる故障情報ｆSa0,ｆSa1 を無視することなく、再現性
良く該故障情報ｆSa0,ｆSa1を検出することが可能とな
る。

【００５０】これにより、記憶素子ＭEMを含む被試験半
導体装置１６の高精度な故障シミュレーションを行うこ
とが可能となる。

【００５１】

【実施例】次に図を参照しながら本発明の実施例につい
て説明をする。図４〜図22は、本発明の実施例に係る回
路故障擬似試験装置及び回路故障試験方法を説明する図
である。

【００５２】（１）第１の実施例の説明 図４は、本発明の各実施例に係る回路故障擬似試験装置
の構成図であり、図５，６はその補足説明図を示してい
る。

【００５３】例えば、図８に示すような複数の論理ゲー
トＬG1, ＬG2，ＬG3が組み込まれた被試験半導体装置
（以下被試験ＬＳＩという）１６の故障シミュレーショ
ンをする装置は、図４において、故障シミュレーション
制御メモリ２１，テストデータファイルメモリ２２，故
障情報メモリ２３，データ検索エディタ２４，ＣＰＵ２
５，ディスプレイ２６，キーボード２７及びこれらの間
のデータを伝送するシステムバス２８から成る。

【００５４】すなわち、故障シミュレーション制御メモ
リ２１は第１の記憶手段１１の一実施例であり、予め定
義された被試験ＬＳＩ１６の故障モード情報Sa0 ,Sa1や
制御データＤ１を記憶するものである。なお、定義処理
については図４，図５において説明をする。

【００５５】テストデータファイルメモリ２２は第２の
記憶手段１２の一実施例であり、被試験ＬＳＩ１６の故
障シミュレーションをするテストデータＤＴを記憶する
ものである。

【００５６】故障情報メモリ２３は第３の記憶手段１３
の一実施例であり、テストデータＤＴによる各論理ゲー
トＬG1, ＬG2，ＬGi…ＬGnでの故障伝幡に関し計算され
た故障情報ｆSa0,ｆSa1 を記憶するものである（図５参
照）。なお、故障情報メモリ２３は第２の実施例に係る
回路故障擬似試験方法においては、被試験ＬＳＩ１６の
論理ゲートＬG1, ＬG2，ＬGi…ＬGnの故障情報ｆSa0,ｆ
Sa1 毎に係る伝幡予定時刻ｔs1，ｔs0を記憶するもので
ある。

【００５７】また、故障情報メモリ２３は第３の実施例
に係る回路故障擬似試験方法においては、当該テストデ
ータＤＴの一周期前の最終の故障検出判定時刻Ｔ１に係
る最新の故障情報ｆSa0,ｆSa1 と、当該最終の故障検出
判定時刻Ｔ１から当該テストデータＤＴの現在周期に係
る任意の故障検出判定時刻ＴＸに至るまでの故障情報ｆ
Sa0,ｆSa1 とに基づく故障情報ＭSa0,ＭSa1 を記憶する
ものである。

【００５８】データ検索エディタ２４は情報検出手段１
４の一実施例であり、定義処理に基づいて各論理ゲート
ゲートＬG1, ＬG2，ＬGi…ＬGnでの故障伝幡に関し計算
された故障情報ｆSa0,ｆSa1 ，ＭSa0,ＭSa1 の検出をす
るものである。

【００５９】ＣＰＵ２５は制御手段１５の一実施例であ
り、故障シミュレーション制御メモリ２１，テストデー
タファイルメモリ２２，故障情報メモリ２３，データ検
索エディタ２４及びディスプレイ２６等の入出力を制御
するものである。例えば、ＣＰＵ２５は当該テストデー
タＤＴの時刻管理，すなわち、故障情報ｆSa0,ｆSa1の
最新情報を取得する一周期前の最終の故障検出判定時刻
Ｔ１や該最終の故障検出判定時刻Ｔ１から当該テストデ
ータＤＴの現在周期に係る任意の故障検出判定時刻ＴＸ
に至るまで計数処理等をする。

【００６０】また、ＣＰＵ２５は当該テストデータＤＴ
の一周期前の最終の故障検出判定時刻Ｔ１から当該テス
トデータＤＴの現在周期に係る任意の故障検出判定時刻
ＴＸに至るまでの故障情報ｆSa0,ｆSa1 に基づいて論理
和演算処理をした故障情報ＤSa0,ＤSa1 を出力するもの
である。

【００６１】なお、ディスプレイ２６は表示データＤ３
に基づいて設計途中の被試験ＬＳＩ１６の表示等をする
ものである。キーボード２７は、故障シミュレーション
をする際に、オペレータ等が故障点ＦLTに係る入力デー
タＤ２を入力するものである。例えば、論理ゲートＬG1
の信号入力部ＩＮに故障点ＦLTが設定される。

【００６２】図５は、本発明の第１の実施例に係る故障
モードメモリテーブルの内容説明図を示している。図５
において、Ｍｉは故障モードであり、第１，第２の単一
縮退故障Ｍ０，Ｍ１に分類される。第１の単一縮退故障
Ｍ０は、被試験ＬＳＩ１６に故障点ＦLTが設定された場
合に、論理ゲートＬG1, ＬG2，ＬGi…ＬGnの出力信号又
は入力信号が論理「０」に固定する第１の縮退故障であ
って、第１の縮退故障が被試験ＬＳＩ１６に一つだけ存
在する故障モードをいう。

【００６３】例えば、二入力ＯＲ論理ゲート（以下ＯＲ
回路という）と二入力ＡＮＤ論理ゲート（以下ＡＮＤ回
路という）等の論１ゲートＬGiの出力値が論理「０」に
固定するモードである。これは、ＯＲ回路やＡＮＤ回路
の信号入力部の一線が，例えば、接地線ＧNDに触れる故
障等であり、常時、「０」レベルが該回路の一つ信号入
力部に印加されるものである。これにより、他の信号入
力部に「１」を入力した場合に該ＯＲ回路やＡＮＤ回路
の出力値が「０」となるものである。この故障モード情
報をＳaOと定義する。

【００６４】また、ｆＳaOは最終の故障情報の一例とな
る第１の単一縮退故障Ｍ０の伝幡性を示す故障情報であ
る。例えば、第１の単一縮退故障Ｍ０が次段の論理ゲー
トＬGiに伝幡しない場合をｆＳaO＝０と定義する。ま
た、第１の単一縮退故障Ｍ０が次段の論理ゲートＬGiに
伝幡する場合をｆＳaO＝１と定義する。

【００６５】第２の単一縮退故障Ｍ１は、被試験ＬＳＩ
１６に故障点ＦLTが設定された場合に、論理ゲートＬG
1，ＬG2，ＬGi…ＬGnの出力信号又は入力信号が論理
「１」に固定する第２の縮退故障であって、第２の縮退
故障が被試験ＬＳＩ１６に一つだけ存在する故障モード
をいう。例えば、ＯＲ回路やＡＮＤ回路等の論理ゲート
ＬGiの出力値が論理「１」に固定するモードである。

【００６６】これは、ＯＲ回路やＡＮＤ回路の信号入力
部の一線が，例えば、断線等による故障により開放状態
となって、常時、「１」レベルが該回路の一つ信号入力
部に印加されるものである。これにより、他の信号入力
部に「１」を入力した場合に該ＯＲ回路やＡＮＤ回路の
出力値が「１」となるものである。この故障モード情報
をＳa1と定義する。また、ｆＳa1は第２の故障情報の一
例となる第２の単一縮退故障Ｍ１の伝幡性を示す故障情
報である。例えば、第２の単一縮退故障Ｍ１が次段の論
理ゲートＬGiに伝幡しない場合をｆＳa1＝０と定義す
る。また、第２の単一縮退故障Ｍ１が次段の論理ゲート
ＬGiに伝幡する場合をｆＳa1＝１と定義する。

【００６７】なお、定義された故障モード情報Ｓa0，Ｓ
a1，第１，第２の故障情報ｆＳa0，ｆＳa1が制御データ
Ｄ１として故障シミュレーション制御メモリ２１に格納
されている。

【００６８】図６は、本発明の第１の実施例に係る故障
情報メモリテーブルの内容説明図を示している。図６に
おいて、ｍは故障情報メモリテーブルの内容であり、例
えば、ＯＲ回路やＡＮＤ回路等の論理ゲートＬGiの入力
ネットＡ，Ｂのいずれかに故障点ＦLTが設定された場合
の故障情報の格納状況を示している。

【００６９】例えば、ＯＲ回路の入力ネットＡについて
故障情報ｆＳa0＝１が格納されるのは、ネットＡに第１
の単一縮退故障Ｍ０が存在する場合であって、次段の論
理ゲートＬGiに伝幡する場合である。この際のＯＲ回路
の出力値は正常時の出力値と異なる場合である。また、
同様にＡについて故障情報ｆＳa1＝０が格納されるの
は、ネットＡに第２の単一縮退故障Ｍ１が存在する場合
であって、次段の論理ゲートＬGiに伝幡しない場合であ
る。この際のＯＲ回路の出力値は正常時の出力値と同様
になる場合である。

【００７０】さらに、ＯＲ回路の入力ネットＢについて
故障情報ｆＳa0＝０が格納されるのは、ネットＢに第１
の単一縮退故障Ｍ０が存在する場合であって、次段の論
理ゲートＬGiに伝幡しない場合である。この際のＯＲ回
路の出力値は正常時の出力値と同様になる場合である。
また、同様にネットＢについて故障情報ｆＳa1＝０が格
納されるのは、ネットＢに第２の単一縮退故障Ｍ１が存
在する場合であって、次段の論理ゲートＬGiに伝幡しな
い場合である。この際のＯＲ回路の出力値は正常時の出
力値と同様になる場合である。

【００７１】また、ＡＮＤ回路の入力ネットＡについて
故障情報ｆＳa0＝０が格納されるのは、該ネットＢに第
１の単一縮退故障Ｍ０が存在する場合であって、次段の
論理ゲートＬGiに伝幡しない場合である。この際のＡＮ
Ｄ回路の出力値は正常時の出力値と異なる場合である。

【００７２】なお、同様にＡについて故障情報ｆＳa1＝
０が格納されるのは、該ネットＡに第２の単一縮退故障
Ｍ１が存在する場合であって、次段の論理ゲートＬGiに
伝幡しない場合である。この際のＡＮＤ回路の出力値は
正常時の出力値と同様になる場合である。

【００７３】さらに、ＡＮＤ回路の入力ネットＢについ
て故障情報ｆＳa0＝０が格納されるのは、該ネットＢに
第１の単一縮退故障Ｍ０が存在する場合であって、次段
の論理ゲートＬGiに伝幡しない場合である。この際のＡ
ＮＤ回路の出力値は正常時の出力値と同様になる場合で
ある。

【００７４】また、同様にネットＢについて故障情報ｆ
Ｓa1＝０が格納されるのは、該ネットＢに第２の単一縮
退故障Ｍ１が存在する場合であって、次段の論理ゲート
ＬGiに伝幡する場合である。この際のＡＮＤ回路の出力
値は正常時の出力値と同様になる場合である。

【００７５】なお、これらの故障情報ｆＳa0＝０，ｆＳ
a1＝０，ｆＳa1＝１，ｆＳa0＝１はテストデータＤＴを
被試験ＬＳＩ１６に供給することにより、各論理ゲート
ＬGiでの故障伝幡に関し計算され、故障フラグとして得
られる。この故障情報ｆＳa0＝０，ｆＳa1＝０，ｆＳa1
＝１，ｆＳa0＝１が故障情報メモリ２３に格納される。
なお、そのデータ量は被試験ＬＳＩ１６の回路構成によ
り決まる。従って、従来例に比べて故障情報メモリ２３
に格納される故障情報量が大幅に減少する。

【００７６】このようにして、本発明の各実施例の回路
故障擬似試験装置によれば、図４に示すように故障シミ
ュレーション制御メモリ２１，テストデータファイルメ
モリ２２，故障情報メモリ２３，データ検索エディタ２
４，ＣＰＵ２５，等が具備されている。

【００７７】例えば、複数の論理ゲートＬG1, ＬG2，Ｌ
Gi…ＬGnが組み込まれた被試験ＬＳＩ１６に故障点ＦLT
を設定して、故障シミュレーションをする場合、予め定
義された被試験ＬＳＩ１６の故障モード情報Sa0 ,Sa1が
故障シミュレーション制御メモリ２１により記憶され、
被試験ＬＳＩ１６の故障シミュレーションをするテスト
データＤＴがテストデータファイルメモリ２２により記
憶される。

【００７８】また、テストデータＤＴに基づいて各論理
ゲートＬG1, ＬG2，ＬGi…ＬGnから出力される故障情報
ｆSa0,ｆSa1 がＣＰＵ２５を介して故障情報メモリ２３
により記憶され、定義処理に基づく故障情報ｆSa0,ｆSa
1 がデータ検索エディタ２４により検出される。

【００７９】このため、テストデータＤＴに対する故障
点を有する論理回路と故障点を有しない論理回路でそれ
ぞれ論理ゲートＬG1, ＬG2，ＬGi…ＬGnの出力値を計算
して両者が一致するまで、又は、外部出力点に達するま
で、従来例のように比較／判定エディタ４やＣＰＵ５に
より比較，演算処理をすることが無くなる。

【００８０】このことで、ＣＰＵ２５の負担は各論理ゲ
ートＬG1，ＬG2，ＬGi…ＬGnの入力点から得られる故障
情報ｆSa0,ｆSa1 を計算して、それを故障情報メモリ２
３に記憶する処理に軽減される。

【００８１】また、故障点ＦLTの影響が被試験ＬＳＩ１
６の信号出力部（故障検出判定点）まで伝幡するか否か
（故障伝幡性）については、一つずつの故障について各
論理ゲートＬG1，ＬG2，ＬGi…ＬGnの出力点毎について
判定がされないため従来例のような各論理ゲートＬG1，
ＬG2，ＬGi…ＬGnの出力値の演算結果データの記憶処理
が不要となる。

【００８２】なお、被試験ＬＳＩ１６の論理ゲートＬG
1, ＬG2，ＬGi…ＬGnの故障情報ｆSa0,ｆSa1 毎に係る
伝幡予定時刻ｔs1，ｔs0を故障情報メモリ２３に記憶す
ることにより、該論理ゲートＬG1, ＬG2，ＬGi…ＬGnの
ゲート遅延時間ｔｄを含めた高精度の故障シミュレーシ
ョンを行うことが可能となる（図11参照）。。

【００８３】また、当該テストデータＤＴの一周期前の
最終の故障検出判定時刻Ｔ１に係る最新の故障情報ｆSa
0,ｆSa1 と、該最終の故障検出判定時刻Ｔ１から当該テ
ストデータＤＴの現在周期に係る任意の故障検出判定時
刻ＴＸに至るまでの全ての故障情報ｆSa0,ｆSa1 とに基
づく故障情報ＭSa0,ＭSa1 を故障情報メモリ２３に記憶
することにより、状態記憶を有するフリップ・フロップ
回路ＦＦを含む被試験ＬＳＩ１６について、高精度の故
障シミュレーションを行うことが可能となる。

【００８４】これにより、従来例に比べてＣＰＵ２５の
使用（占有）時間の短縮を図ること，及び故障情報メモ
リ２３のメモリ容量の削減を図ることが可能となる。次
に、本発明の実施例に係る回路故障擬似試験方法につい
て当該装置の動作を補足しながら説明をする。

【００８５】図７は、本発明の第１の実施例に係る回路
故障擬似試験の処理フローチャートであり、図８は、そ
の補足説明図を示している。

【００８６】例えば、図８に示すような３段の論理ゲー
トＬG1＝ＡＮＤ回路, ＬG2＝ＯＲ回路，ＬG3＝ＡＮＤ回
路が組み込まれた被試験ＬＳＩ１６の故障シミュレーシ
ョンをする場合、図７において、予め、ステップＰ１で
被試験ＬＳＩ１６の故障モードＭ０，Ｍ１を定義して故
障伝幡を示す故障情報ｆSa0,ｆSa1 の定義処理をする。
なお、本発明の実施例では被試験ＬＳＩ１６の入力ネッ
トＡに故障点ＦLT〔ｆSa1 ＝１〕が設定されたものとす
る。

【００８７】この際の故障モードＭ０，Ｍ１の定義処理
は、論理ゲートＬG1, ＬG2，ＬGi…ＬGnの出力信号又は
入力信号が論理「０」に固定する第１の縮退故障であっ
て、第１の縮退故障が被試験ＬＳＩ１６に一つだけ存在
する第１の単一縮退故障Ｍ０と、論理ゲートＬG1, ＬG
2，ＬGi…ＬGnの出力信号又は入力信号が論理「１」に
固定する第２の縮退故障であって、第２の縮退故障が被
試験ＬＳＩ１６に一つだけ存在する第２の単一縮退故障
Ｍ１と定義をする。

【００８８】また、故障伝幡を示す故障情報ｆSa0,ｆSa
1 の定義処理は、第１の単一縮退故障Ｍ０については、
次段の論理ゲートＬGjへの伝幡の有無を示す第１の故障
情報ｆSa0 ＝１又は０と定義をする。さらに、第２の単
一縮退故障Ｍ１については、次段の論理ゲートＬGjへの
伝幡の有無を示す第２の故障情報ｆSa1 ＝１又０と定義
をする（図５，６参照）。

【００８９】次に、ステップＰ２で被試験ＬＳＩ１６の
信号入力部ＩＮにテストデータＤＴの供給処理をする。
この際に、被試験ＬＳＩ１６の故障シミュレーションを
するテストデータＤＴ，例えば、「０，１，１，１」が
テストデータファイルメモリ２２によりＣＰＵ２５を介
して読み出される。

【００９０】次いで、ステップＰ３でテストデータＤＴ
に基づいて各論理ゲートＬG1＝ＡＮＤ回路, ＬG2＝ＯＲ
回路，ＬG3＝ＡＮＤ回路でに故障伝幡に関する故障情報
ｆSa0,ｆSa1 を計算記憶処理する。この際に、テストデ
ータＤＴに基づいて各論理ゲートＬG1, ＬG2，ＬG3で計
算された故障情報ｆSa0,ｆSa1 がＣＰＵ２５を介して故
障情報メモリ２３により記憶される。

【００９１】本発明の実施例では、各ネットＣ，Ｄ，
Ｅ，Ｆ，Ｇが故障情報ｆSa0 ＝１になった場合を示して
いる。その後、ステップＰ４で被試験ＬＳＩ１６の信号
出力部ＯUTから信号入力部ＩＮに向かって各ネットにつ
いて定義されている故障情報ｆSa0,ｆSa1 の検出処理を
する。この際に、定義処理に基づく故障情報ｆSa0,ｆSa
1 がデータ検索エディタ２４により検出される。

【００９２】例えば、予め設定された故障検出判定時刻
において回路内部に信号変化が存在するか否かがチェッ
クされ、故障検出判定点Ｇとなる信号出力部ＯUTから各
ネット毎に故障情報ｆSa0,ｆSa1 の追跡が開始される。

【００９３】そして、ステップＰ５で故障情報ｆSa0,ｆ
Sa1 のいずれかが「１」及びｆSa0,ｆSa1 のいずれも
「１」であるか又はｆSa0,ｆSa1 のいずれもが「０」及
び信号入力部ＩＮに到達するか否かの判断処理をする。
この際に、故障情報ｆSa0,ｆSa1 のいずれかが「１」及
びｆSa0,ｆSa1 のいずれも「１」である場合（ＹES）に
は、ステップＰ６に移行する。

【００９４】また、故障情報ｆSa0,ｆSa1 のいずれもが
「０」及び信号入力部ＩＮに到達する場合（ＮＯ）に
は、ステップＰ７に移行して、故障情報ｆSa0,ｆSa1 の
検出処理を中断して「テストデータＤＴでは故障検出で
きない」と判定する。本発明の実施例では、ネットＡが
ｆSa1 ＝１であるが故障検出判定点ＧからネットＡに至
るネットＥの故障情報ｆSa0,ｆSa1 のいずれもが「０」
となっているため、該故障情報ｆSa0,ｆSa1 はネットＥ
で中断される。

【００９５】従って、「テストデータＤＴ＝「０，１，
１，１」では、ネットＡの「１」縮退故障が故障検出判
定点Ｇにおいて観測できない」と判定することができ
る。なお、ステップＰ６では、「テストデータＤＴによ
って、故障点ＦLTの影響が観測できる」と判定する。す
なわち、テストデータＤＴ＝「０，１，１，１」により
故障検出判定点Ｇから入力ネットＣ，Ｄ，Ｅ，Ｆ，Ｇの
「０」縮退故障が観測することが可能となる。

【００９６】以上ステップＰ１〜Ｐ７の処理を故障検出
の対象とする全故障，全テストデータＤＴについて行
う。これにより、論理ゲートＬG1＝ＡＮＤ回路, ＬG2＝
ＯＲ回路，ＬG3＝ＡＮＤ回路が組み込まれた被試験ＬＳ
Ｉ１６の故障シミュレーションを行い、故障検出の対象
とする全故障点に係る故障検出率や未検出故障等の情報
が得られる。なお、この故障シミュレーション結果は、
実際に被試験ＬＳＩ１６が製造された際に、内部に故障
点が存在していた場合に、当該テストデータＤＴを供給
することで故障点の存在を確認することが可能となる。

【００９７】このようにして、本発明の第１の実施例に
係る回路故障擬似試験方法によれば、図７のフローチャ
ートに示すように、ステップＰ１で第１，第２の単一縮
退故障Ｍ０，Ｍ１等の故障伝幡を示す故障情報ｆSa0,ｆ
Sa1の定義処理をし、ステップＰ２でテストデータＤＴ
の供給処理をし、ステップＰ３で各論理ゲートＬG1,ＬG
2，ＬG3での故障伝幡に関する故障情報ｆSa0,ｆSa1 の
計算，記憶処理をしている。

【００９８】このため、複数の論理ゲートＬG1, ＬG2，
ＬG3組み込まれた被試験ＬＳＩ１６に故障点ＦLTを設定
して、故障シミュレーションをする場合、ステップＰ４
で信号出力部ＯUT＝故障検出判定点Ｇから信号入力部Ｉ
Ｎに向かって第１の単一縮退故障Ｍ０の伝幡可能性を示
す第１の故障情報ｆSa0 ＝１又は０や第２の単一縮退故
障Ｍ１の伝幡可能性を示す第２の故障情報ｆSa1 ＝１又
０の検出処理をすることにより、当該被試験ＬＳＩ１６
の故障検出評価を容易に行うことが可能となる。

【００９９】これにより、被試験ＬＳＩ１６の超高集積
化，超高密度化が進んでも、故障検出評価の簡易化が図
られ、その論理ゲートの設計期間の短期化を図ることが
可能なる。

【０１００】図９は、本発明の各実施例に係るＬＳＩ論
理設計方法のフローチャートを示している。図９におい
て、例えば、超高集積論理ゲートアレイ等を開発する場
合、まず、ステップＰ１で論理設計をし、次いで、ステ
ップＰ２で本発明による回路故障擬似試験処理をする。

【０１０１】その後、ステップＰ３で故障検出率の高低
の判断処理をする。この際に、故障検出率が高い場合
（ＹES）には、ステップＰ５に移行して、故障シミュレ
ーションを行う。また、故障検出率が低い場合（ＮＯ）
には、ステップＰ４に移行してテストパターンの追加や
見直しを行い、再度ステップＰ２を実行する。

【０１０２】これにより、論理シミュレーションに比べ
て所要時間を要するものの、小型計算機でも故障検出率
の判定評価を行うことが可能となり、従来例に比べて設
計途中の超高集積論理ゲートアレイをテストデータＤＴ
に基づいて、故障検出率等が容易に求められ、その故障
検出評価を容易に行うことが可能となる。このことで、
テストを考慮した論理設計をすることが可能となる。

【０１０３】（２）第２の実施例の説明 図10〜16は、本発明の第２の実施例に係る回路故障擬似
試験方法の説明図であり、図10はその回路故障擬似試験
の処理フローチャートであり、図11〜16はその補足説明
図を示している。

【０１０４】図10において、第１の実施例と異なるのは
第２の実施例では故障情報ｆSa0,ｆSa1 の計算記憶処理
の際に、該故障情報ｆSa0,ｆSa1 に係る伝幡予定時刻ｔ
s1，ｔs0の記憶処理と、該伝幡予定時刻ｔs1，ｔs0が現
在時刻ｔｃを経過している故障情報ｆSa0,ｆSa1 を有効
とする計算処理が含まれるものである。

【０１０５】これは、論理ゲートの入力ネットに信号変
化（以下イベントという）が発生してもゲート遅延時間
ｔｄにより正常回路の出力ネットＤにイベントが発生し
ない場合があるためであり、第１の実施例に係る回路故
障擬似試験方法を補うものとなる。なお、伝幡予定時刻
ｔs1は「１」縮退故障が伝幡する予定時刻であり、伝幡
予定時刻ｔs0は、「０」縮退故障が伝幡する予定時刻を
いうものとする。

【０１０６】例えば、図11に示すように被試験ＬＳＩ１
６が３入力論理積回路（以下単に３入力ＡＮＤ回路とい
う）２６の場合であって、入力ネットＡに故障点ＦLTを
設定し、１縮退故障が伝幡する伝幡予定時刻ｔs1につい
て説明をすれば、図７の処理フローチャートのステップ
Ｐ３のサブルーチンとなる図10の処理フローチャートに
おいて、まず、ステップＰ１で正常／故障回路の場合分
け（モード）処理をする。

【０１０７】この際に、正常回路の場合（ＹES）には、
ステップＰ２に移行する。また、故障回路の場合（Ｎ
Ｏ）には、ステップＰ５に移行する。従って、正常回路
の場合（ＹES）には、ステップＰ２で現在時刻ｔｃ＝０
に係る信号変化の伝幡予定処理（以下イベントスケジュ
ーリング処理という）をする。この際に、図11に示した
被試験ＬＳＩの状態遷移図（ａ）において、最初の状態
である時刻ｔｃ＝０に係る入力ネットの信号値（Ａ，
Ｂ，Ｃ）＝（０，０，１）に対する出力ネットＤの信号
値＝「０」を計算記憶する（図12参照）。

【０１０８】次に、ステップＰ３で現在時刻ｔｃ＝５に
係るイベントスケジューリング処理をする。この際に、
図11（ｂ）の時刻ｔｃ＝５では入力ネットＢの信号値が
「０」から「１」に変化をして入力ネットの信号値は
（Ａ，Ｂ，Ｃ）＝（０，１，１）となる。なお、「１」
縮退故障が伝幡する場合には、伝幡予定時刻ｔs1の記憶
をし、「０」縮退故障が伝幡する場合には、伝幡予定時
刻ｔs0を記憶する。この時の出力ネットＤの信号値は
「０」ままで変化をしない（図12参照）。

【０１０９】次いで、ステップＰ４で現在時刻ｔｃ＝13
に係るイベントスケジューリング処理をする。この際
に、図11（ｃ）の入力ネットの変化から８時刻遅れて時
刻ｔｃ＝13では入力ネットＣの信号値が「１」から
「０」に変化をして入力ネットの信号値は（Ａ，Ｂ，
Ｃ）＝（０，１，０）となる。この時も、出力ネットＤ
の信号値は「０」ままである（図12参照）。

【０１１０】一方、ステップＰ１で故障回路の場合（Ｎ
Ｏ）には、ステップＰ５に移行する。ここで、３入力Ａ
ＮＤ回路のゲート遅延時間をｔｄ＝１０とし、入力ネッ
トＡに１縮退故障＝ｓａ１を設定した場合と仮定し、現
在時刻ｔｃが伝幡予定時刻（以下イベントスケジュール
時刻という）ｔs1，ｔs0を過ぎている場合とそれが過ぎ
ていない場合について説明をする。

【０１１１】従って、ステップＰ５で故障が設定された
現在時刻ｔｃ＝０に係るイベントスケジューリング処理
をする。この際に、図11（ａ）の被試験ＬＳＩの状態遷
移図において、最初の状態である時刻ｔｃ＝０に係る入
力ネットの信号値（Ａ，Ｂ，Ｃ）＝（１，０，１）に対
する出力ネットＤの信号値＝「０」を正常回路と同様に
計算記憶する（図13参照）。

【０１１２】次に、ステップＰ６で現在時刻ｔｃ＝５に
係るイベントスケジューリング処理をする。この際に、
図11（ｂ）の時刻ｔｃ＝５では入力ネットＢの信号値が
「０」から「１」に変化をして入力ネットの信号値は
（Ａ，Ｂ，Ｃ）＝（１，１，１）となる。この時の出力
ネットＤの信号値が「１」に変化をする。これにより、
ゲート遅延時間をｔｄ＝１０と現在時刻ｔｃ＝５が加算
されたイベントスケジュール時刻ｔs1＝１５が記憶処理
される（図13参照）。

【０１１３】次いで、ステップＰ７で現在時刻ｔｃ＝13
に係るイベントスケジューリング処理をする。この際
に、図11（ｃ）の入力ネットの変化から８時刻遅れて時
刻ｔｃ＝13では入力ネットＣの信号値が「１」から
「０」に変化をして入力ネットの信号値は（Ａ，Ｂ，
Ｃ）＝（０，１，０）となる。この時も、出力ネットＤ
の信号値は「０」ままである（図13参照）。

【０１１４】さらに、ステップＰ８では現在時刻ｔｃと
イベントスケジュール時刻ｔs1の比較処理をする。この
際に、現在時刻ｔｃがイベントスケジュール時刻ｔs1を
過ぎている場合（ＹES）には、ステップＰ９に移行し、
また、それが過ぎていない場合（ＮＯ）にはステップＰ
10に移行する。

【０１１５】例えば、図13の故障情報メモリの内容遷移
図に示すように現在時刻ｔｃがイベントスケジュール時
刻ｔs1を過ぎていない場合（ＮＯ）にはステップＰ10で
イベントスケジュール処理を無効とする。

【０１１６】これは、先に設定された論理ゲートの立ち
上がり遅延時間ｔｄを１０とした場合に、出力ネットＤ
の信号値が「０」から「１」の変化するのは、入力ネッ
トＢが変化をしてから１０時刻遅れたイベントスケジュ
ール時刻ｔs1＝１５に出力ネットＤの信号値＝「１」が
イベントスケジュール処理されたことに基づくものであ
る。

【０１１７】これにより、現在時刻ｔｃ＝１３に係る出
力ネットＤの信号値は変化していないのでイベントスケ
ジュール時刻ｔs1＝１５に係るイベントスケジュール処
理が無効となるものである。なお、図15は正常時の故障
情報メモリの内容遷移図である。

【０１１８】また、図16の故障情報メモリの内容遷移図
に示すように現在時刻ｔｃがイベントスケジュール時刻
ｔs1を過ぎている場合（ＹES）にはステップＰ９でイベ
ントスケジュール処理を有効とする。ここで、イベント
スケジュール時刻ｔs1に係る故障情報ｆSa0,ｆSa1 と現
在時刻ｔｃに係る故障情報ｆSa0,ｆSa1 とが比較処理さ
れる。また、イベントスケジュール時刻ｔs1が現在時刻
ｔｃを経過している故障情報ｆSa0,ｆSa1 を有効とする
計算処理が行われる。

【０１１９】これは、図14の被試験ＬＳＩの状態遷移図
（ｂ）において、入力ネットＢにイベントが起こった
後、１２時刻遅れて現在時刻ｔｃ＝１７に図14（ｃ）の
ように入力ネットＣに信号値が「１」から「０」に変化
をするイベントが発生したものと仮定すれば、この時の
現在時刻ｔｃ＝１７では既に、図14（ｂ）の入力ネット
Ｂのイベント発生時に設定された出力ネットＤ＝１のイ
ベントスケジュール時刻，すなわち、伝幡予定時刻ｔs1
＝１５を過ぎているので、前に設定されている故障情報
ｆSa０，ｆSa1 を「故障が伝幡する」とするｆSa０，ｆ
Sa1 ＝１を有効とするものである。これを、伝幡予定時
刻ｔs1やｔs0に基づく故障情報ＤSa０，ＤSa1 と定義す
る（図16参照）。

【０１２０】このようにして、本発明の第２の実施例に
係る回路故障擬似試験方法によれば、図10の処理フロー
チャートのステップＰ３，Ｐ６の計算記憶処理の際に、
故障情報ｆSa0,ｆSa1 に係るイベントスケジュール時刻
ｔs1，ｔs0の記憶処理をし、ステップＰ９で現在時刻ｔ
ｃを経過している故障情報ｆSa0,ｆSa1 を有効とする計
算処理を実行している。

【０１２１】このため、３入力ＡＮＤ回路２６に故障点
ＦLTが設定された場合に、例えば、入力ネットに信号変
化（イベント）が発生しても、正常回路の出力ネットＤ
にイベントが発生しない場合，すなわち、該３入力ＡＮ
Ｄ回路２６のゲート遅延時間ｔｄ後の時刻に信号変化が
伝幡予想される場合について、入力ネットの信号発生時
刻では無く、現在時刻ｔｃがその伝幡予定時刻ｔs1，ｔ
s0まで経過した故障を検出することが可能となる。

【０１２２】換言すれば、故障点ＦLTの影響がゲート遅
延時間ｔｄ後に出力ネットＤに伝幡された場合につい
て、その時点の故障情報ｆSa0,ｆSa1 を故障が伝幡した
とする「ＤSa0,ＤSa1 ＝１」とすることが可能となる。

【０１２３】これにより、第１の実施例に比べて第２の
実施例ではイベントスケジュール時刻を意識して故障情
報ｆSa0 ，ｆSa1 が設定されるため、図１に示すような
論理ゲートＬG1, ＬG2，ＬGi…ＬGnのゲート遅延時間ｔ
ｄを含めた実際の故障回路に則した故障シミュレーショ
ンを高精度に実行することが可能となる。このことで、
第１の実施例と同様に故障検出評価の実用性を向上を図
ることが可能となる。

【０１２４】（３）第３の実施例の説明 図17〜22は、本発明の第３の実施例に係る回路故障擬似
試験方法の説明図であり、図17はその回路故障擬似試験
の処理フローチャートであり、図18〜22はその補足説明
図を示している。

【０１２５】図17において、第１，第２の実施例と異な
るのは第３の実施例では故障情報ｆSa0,ｆSa1 の計算記
憶処理の際に、当該テストデータＤＴの一周期前の最終
の故障検出判定時刻Ｔ１に係る最新の故障情報ｆSa0,ｆ
Sa1 と当該テストデータＤＴの現在周期の任意の故障検
出判定時刻ＴＸに至るまでの故障情報ｆSa0,ｆSa1 の記
憶処理と、両時刻Ｔ１，ＴＸに係る故障情報ｆSa0,ｆSa
1 の論理和演算処理とが含まれるものである。

【０１２６】なお、説明を簡略化するために、当該フロ
ーチャートは図７のフローチャートのステップＰ３，Ｐ
４に係るサブルーン処理を示すものとし、フリップ・フ
ロップ（以下ＦＦ回路という）回路付被試験ＬＳＩ３６
の故障検出判定時刻は、テストデータＤＴの一つの周期
内に一箇所のみ設定されたものとし、その状態変化は図
21のＦＦ回路付被試験ＬＳＩの状態遷移図（ａ）から
（ｂ）以外に生じなかったものと仮定をする。

【０１２７】例えば、図19に示すようなバッファ回路Ｂ
１〜Ｂ５，インバータIN１，IN２から成る被試験ＬＳＩ
３６に図18に示すようなＦＦ回路36Ａが含まれた場合、
図17の処理フローチャートにおいて、まず、ステップＰ
１で当該被試験ＬＳＩ３６のテストデータＤＴの一周期
前の最終の故障検出判定時刻Ｔ１に係る最新の故障情報
ｆSa0,ｆSa1と最終の故障検出判定時刻Ｔ１から当該テ
ストデータＤＴの現在周期に係る任意の故障検出判定時
刻ＴＸに至るまでの故障情報ｆSa0,ｆSa1 の記憶処理を
する（図19，20参照）。

【０１２８】なお、図18はＦＦ回路36Ａの信号入力状態
ＸＰＲ（リセット），Ｄ（データ），ＣＫ（クロッ
ク），ＸＣＬ（クリア），内部状態Ｍ及びその出力状態
Ｑについて、その２７通りの出力状態を整理したもので
あり、入力論理信号「１」，「０」の他に、不定値
「Ｘ」が関与した出力状態を示している。

【０１２９】この際に、図20のＦＦ回路付被試験ＬＳＩ
の状態遷移図（ａ）や図21のタイムチャートにおいて、
最終の故障検出判定時刻Ｔ１に係る入力ネット（Ａ，
Ｂ，Ｃ，Ｄ）の信号値（１，０，１，１）に基づく各ネ
ットの故障情報ｆSa0,ｆSa1 が故障情報メモリ２３に記
憶される。

【０１３０】また、図20のＦＦ回路付被試験ＬＳＩの状
態遷移図（ｂ）において、同様に任意の故障検出判定時
刻Ｔ２に係る入力ネット（Ａ，Ｂ，Ｃ，Ｄ）の信号値
（１，１，０，１）に基づく各ネットの故障情報ｆSa0,
ｆSa1 が故障情報メモリ２３に記憶される。

【０１３１】次に、ステップＰ２で最終の故障検出判定
時刻Ｔ１から任意の故障検出判定時刻ＴＸに至る間の故
障情報ｆSa0,ｆSa1 と最終の故障検出判定時刻Ｔ１に係
る最新の故障情報ｆSa0,ｆSa1 との論理和演算処理をす
る。

【０１３２】例えば、故障検出判定時刻Ｔ１の最新の故
障情報ｆsa1 ，ｆsa0 と、故障検出判定時刻Ｔ１からｎ
＋１番目のテストパターン周期に係る故障検出判定時刻
Ｔ２の間で一度でも該故障情報ｆsa1 ，ｆsa0 が「１」
となったことのある故障情報ｆsa1 ，ｆsa0 との論理和
を演算する。

【０１３３】この論理和に係る故障情報ｆsa1 ，ｆsa0
が当該テストデータＤＴの最終の故障検出判定時刻Ｔ２
に係る故障情報Ｍsa1 ，Ｍsa0 と定義する。同様に、故
障検出判定時刻Ｔ３の故障検出判定処理時における故障
情報メモリ２３には、故障検出判定時刻Ｔ１の最新のｆ
sa1 ，ｆsa0 と故障検出判定時刻Ｔ１から故障検出判定
時刻Ｔ３の間で一度でも「１」となったことのある故障
情報ｆsa1 ，ｆsa0 との論理和に係る故障情報Ｍsa1 ，
Ｍsa0 が記憶される。

【０１３４】なお、ステップＰ３で被試験ＬＳＩ３６の
信号出力部ＯUTからＦＦ回路36Ａに至るまでの第１の検
索処理をする。この際に、例えば、図20のＦＦ回路付被
試験ＬＳＩの状態遷移図（ｂ）であって、図21の故障判
定時刻Ｔ２において、故障検出判定処理が行われたもの
とすれば、第１の検索処理により図22の検出処理を説明
する図（ｂ）において、ＦＦ回路36Ａより外部出力端子
側Ａのネットにおける最新の故障情報ｆsa1 ，ｆsa0 が
検索される。

【０１３５】これにより、ネットＪ，Ｋに存在する１縮
退故障ｓａ１とネットＬに存在する０縮退故障ｓａ０が
検出可能とされる。さらに、ステップＰ４でＦＦ回路36
Ａの入力部から被試験ＬＳＩ３６の信号入力部ＩＮに至
るまでの第２の検索処理をする。この際に、例えば、図
20のＦＦ回路付被試験ＬＳＩの状態遷移図（ａ）であっ
て、図21の故障判定時刻Ｔ１において、故障検出判定処
理が行われたものとすれば、第２の検索処理により図22
の検出処理を説明する図（ａ）において、ＦＦ回路36Ａ
の外部入力端子（信号入力部ＩＮ）側Ｂのネットについ
ては、故障情報メモリ２３に保持された最新と最新以外
の故障情報Ｍsa1 ，Ｍsa0 を検出する第２の検索処理を
する。

【０１３６】例えば、図21のタイムチャートにおいて、
ｎ番目のテストパターン周期に係る故障検出判定時刻Ｔ
１における故障情報メモリ２３に保持された最新と最新
以外の故障情報ｆsa1 ，ｆsa0 を検索する。

【０１３７】その後に、ステップＰ５で当該テストデー
タＤＴの一周期前の最終の故障検出判定時刻Ｔ１に係る
最新の故障情報ｆSa0,ｆSa1 と、最終の故障検出判定時
刻Ｔ１から当該テストデータＤＴの現在周期に係る任意
の故障検出判定時刻ＴＸに至るまでの故障情報ＭSa0,Ｍ
Sa1 とを一致させる計算処理をする。

【０１３８】なお、故障検出判定時刻Ｔ３の故障検出判
定処理の終了時における故障情報メモリ２３の内容は、
ｎ＋２番目のテストパターン周期に係る故障検出判定処
理に使用される。

【０１３９】これにより、外部出力端子側Ａのネットに
おける最新の故障情報ｆsa1 ，ｆsa0 が検索され、該故
障情報ｆsa1 ，ｆsa0 をチェックすることにより、第１
の実施例では未検出とされたネットＢに存在する１縮退
故障ｓａ１が検出可能となる。

【０１４０】このようにして、本発明の第３の実施例に
係る回路故障擬似試験方法によれば、図21のフローチャ
ートのステップＰ２で最終の故障検出判定時刻Ｔ１から
任意の故障検出判定時刻ＴＸに至るまでの故障情報ｆSa
0,ｆSa1 との論理和演算処理をしている。

【０１４１】このため、被試験ＬＳＩ３６にＦＦ回路36
Ａが含まれた場合であっても、時間と共に変化をするＦ
Ｆ回路36Ａの内部状態について、例えば、当該テストデ
ータＤＴの一周期前の最終の故障検出判定時刻Ｔ１に係
る最新の故障情報ｆSa0,ｆSa1 と最終の故障検出判定時
刻Ｔ１から当該テストデータＤＴの現在周期に係る任意
の故障検出判定時刻ＴＸに至るまでの故障情報ｆSa0,ｆ
Sa1 が一度でも故障が伝幡したとして「ｆSa0,ｆSa1 ＝
１」をしたものの論理和演算処理をすることにより、Ｆ
Ｆ回路36Ａに係る故障伝幡性を判断することが可能とな
る。

【０１４２】なお、ステップＰ３，Ｐ４において、ＦＦ
回路36Ａが含まれた被試験ＬＳＩ３６の故障情報ｆSa0,
ｆSa1 が第１，第２の検索処理により実行され、該検出
処理の後に、ステップＰ５で当該テストデータＤＴの一
周期前の最終の故障検出判定時刻Ｔ１に係る最新の故障
情報ｆSa0,ｆSa1 を当該テストデータＤＴの現在周期に
係る最終の故障検出判定時刻Ｔ２の故障情報ＭSa0,ＭSa
1 に一致させている。

【０１４３】このため、一回の演算処理によっては、Ｆ
Ｆ回路36Ａの入力ネットの故障の影響が出力ネットＤに
反映されない場合であっても、該ＦＦ回路36Ａに留まっ
ている「０」縮退故障Ｍ0 や「１」縮退故障Ｍ1 を無視
することなく、再現性良く該故障Ｍ０，Ｍ１を検出する
ことが可能となる。

【０１４４】これにより、第１の実施例では未検出とさ
れたネットＢに存在する１縮退故障ｓａ１が検出可能と
なることから、状態記憶を有するフリップ・フロップ回
路36Ａ等を含めた被試験ＬＳＩ３６の高精度な故障シミ
ュレーションを行うことが可能となる。

【０１４５】

【発明の効果】以上説明したように、本発明の装置によ
れば第１，第２，第３の記憶手段，情報検出手段及び制
御手段が具備され、被試験ＬＳＩのテストデータに基づ
いて各論理ゲートでの故障伝幡に関し計算された故障情
報が制御手段を介して第３の記憶手段により記憶され、
予め定義された故障モード情報に基づく故障情報が情報
検出手段により検出される。

【０１４６】このため、該テストデータに対する各論理
ゲートの出力点における出力値は、故障が伝幡する場合
には、予め定義処理された故障情報となる。このこと
で、制御手段の負担は各論理ゲートの入力点に残留され
た故障情報の記憶処理に軽減される。また、故障点から
故障検出判定点までの故障伝幡については、各故障点に
ついて、各論理ゲートの出力点毎について判定がされな
いため従来例のような大容量のメモリが不要となる。

【０１４７】なお、被試験半導体装置の論理ゲート毎に
故障情報に係る伝幡予定時刻を第３の記憶手段に記憶す
ることにより、該論理ゲートの遅延時間を含めた高精度
の故障シミュレーションを行うことが可能となる。

【０１４８】また、当該テストデータの一周期前の故障
検出判定時刻に係る最新の故障情報と、該故障検出判定
時刻から現在周期に係る故障検出判定時刻に至るまでの
故障情報とに基づく演算結果データに基づいて、状態記
憶を有する記憶素子を含む被試験半導体装置の高精度な
故障シミュレーションを行うことが可能となる。

【０１４９】このことから、従来例に比べて制御手段の
使用（占有）時間の短縮化を図ること，及び故障情報メ
モリのメモリ容量の削減化を図ることが可能となる。ま
た、本発明の第１〜第３の回路故障擬似試験方法によれ
ば、第１，第２の単一縮退故障等の故障伝幡を示す故障
情報の定義処理，テストデータの供給処理，該故障情報
に係る伝幡予定時刻の記憶処理，現在時刻を基準とした
該故障情報の効力判断及び最新の故障情報と過去の故障
検出判定時刻に係る故障情報との論理和演算処理等の故
障伝幡に関する計算記憶処理をしている。

【０１５０】このため、記憶素子を含む複数の論理ゲー
トが組み込まれた被試験ＬＳＩに故障点を設定して、回
路故障シミュレーションをする場合、故障検出判定点か
ら信号入力部に向かって第１の単一縮退故障の伝幡可能
性を示す最終の故障情報１又は０や第２の単一縮退故障
の伝幡可能性を示す任意の故障情報１又０の検出処理を
することにより、当該故障の故障判定に基づいて被試験
ＬＳＩの故障検出評価を容易に行うことが可能となる。

【０１５１】また、該故障情報に係る伝幡予定時刻の記
憶処理に基づいて論理ゲートの遅延時間を含めた実際の
故障回路に則した故障シミュレーションを論理シミュレ
ーションの５倍程度の処理時間により実行することが可
能となる。

【０１５２】さらに、被試験半導体装置に記憶素子が含
まれた場合であっても、現在時刻を基準とした該故障情
報の効力判断，最新の故障情報と過去の故障検出判定時
刻に係る故障情報との論理和演算処理等を実行すること
により、記憶素子に係る故障伝幡性を判断することが可
能となる。このことで、記憶素子を含む被試験半導体装
置の高精度な故障シミュレーションを小型計算機を用い
て行うことが可能となる。

【０１５３】これにより、記憶素子を含む数百万ゲート
の半導体集積回路装置を製造要求があった場合でも、故
障検出評価の簡易化が図られ、その論理ゲートの設計期
間の短期化に寄与するところが大きい。

【図面の簡単な説明】

【図１】本発明に係る回路故障擬似試験装置の原理図
（その１）である。

【図２】本発明に係る回路故障擬似試験装置の原理図
（その２）である。

【図３】本発明に係る回路故障擬似試験方法の原理図で
ある。

【図４】本発明の各実施例に係る故障シミュレーション
システムの構成図である。

【図５】本発明の各実施例に係る故障モードメモリテー
ブルの内容説明図である。

【図６】本発明の各実施例に係る故障情報メモリテーブ
ルの内容説明図である。

【図７】本発明の第１の実施例に係る回路故障擬似試験
の処理フローチャートである。

【図８】本発明の第１の実施例に係る回路故障擬似試験
方法の補足説明図である。

【図９】本発明の各実施例に係るＬＳＩ論理設計方法の
フローチャートである。

【図10】本発明の第２の実施例に係る回路故障擬似試験
の処理フローチャートである。

【図11】本発明の第２の実施例に係る被試験ＬＳＩの状
態遷移図（その１）である。

【図12】本発明の第２の実施例に係る正常時の故障情報
メモリの内容遷移図（その１）である。

【図13】本発明の第２の実施例に係る故障時の故障情報
メモリの内容遷移図（その１）である。

【図14】本発明の第２の実施例に係る被試験ＬＳＩの状
態遷移図（その２）である。

【図15】本発明の第２の実施例に係る正常時の故障情報
メモリの内容遷移図（その２）である。

【図16】本発明の第２の実施例に係る故障時の故障情報
メモリの内容遷移図（その２）である。

【図17】本発明の第３の実施例に係る回路故障擬似試験
の処理フローチャートである。

【図18】本発明の第３の実施例に係るフリップ・フロッ
プ回路の説明図である。

【図19】本発明の第３の実施例に係る回路故障擬似試験
方法の補足説明図である。

【図20】本発明の第３の実施例に係るＦＦ回路付被試験
ＬＳＩの状態遷移図である。

【図21】本発明の第３の実施例に係る故障判定時刻を説
明するタイムチャートである。

【図22】本発明の第３の実施例に係るＦＦ回路付被試験
ＬＳＩの検出処理の説明図である。

【図23】従来例に係る故障シミュレーションを説明する
構成図である。

【図24】従来例に係る比較/ 判定エディタの処理フロー
チャートである。

【符号の説明】

１１…第１の記憶手段、 １２…第２の記憶手段、 １３…第３の記憶手段、 １４…情報検出手段、 １５…制御手段、 ＬG1, ＬG2, ＬGi, ＬGn…論理ゲート、 ＭEM…記憶素子、 ＤＴ…テストデータ、 Ｄ１…制御データ、 Ｓa0, Ｓa1…故障モード情報、 ｆＳa0, ｆＳa1，ＤＳa0, ＤＳa1，ＭＳa0,ＭＳa1…故
障情報、 ＦLT…故障点、 ｔs1，ｔs0…伝幡予定時刻、 ｔｃ…現在時刻、 ｔｄ…ゲート遅延時間、 ＩＮ…信号入力部、 ＯUT…信号出力部。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 11/26 ３１０ 9072−5Ｂ

Claims (10)

【特許請求の範囲】
1. 【請求項１】 複数の論理ゲート（ＬG1, ＬG2，ＬGi…
   ＬGn）が組み込まれた被試験半導体装置（１６）の故障
   シミュレーションをする装置であって、予め定義された
   被試験半導体装置（１６）の故障モード情報（Sa0 ,Sa
   1）及び制御データ（Ｄ１）を記憶する第１の記憶手段
   （１１）と、前記被試験半導体装置（１６）の故障シミ
   ュレーションをするテストデータ（ＤＴ）を記憶する第
   ２の記憶手段（１２）と、前記テストデータ（ＤＴ）に
   よる各論理ゲート（ＬG1, ＬG2，ＬGi…ＬGn）での故障
   伝幡に関し計算された故障情報（ｆSa0,ｆSa1 ，ＭSa0,
   ＭSa1 ，ＤSa0,ＤSa1 ）を記憶する第３の記憶手段（１
   ３）と、前記定義処理に基づく故障情報（ｆSa0,ｆSa1
   ，ＭSa0,ＭSa1 ，ＤSa0,ＤSa1 ）の検出をする情報検
   出手段（１４）と、前記第１，第２，第３の記憶手段
   （１１，１２，１３），情報検出手段（１４）の入出力
   を制御する制御手段（１５）とを具備することを特徴と
   する回路故障擬似試験装置。
2. 【請求項２】 請求項１記載の回路故障擬似試験装置に
   おいて、前記第３の記憶手段（１３）が被試験半導体装
   置（１６）の論理ゲート（ＬG1, ＬG2，ＬGi…ＬGn）の
   故障情報（ｆSa0,ｆSa1 ）毎に係る伝幡予定時刻（ｔs
   0，ｔs1）を記憶することを特徴とする回路故障擬似試
   験装置。
3. 【請求項３】 請求項１記載の回路故障擬似試験装置に
   おいて、前記第３の記憶手段（１３）が当該テストデー
   タ（ＤＴ）の一周期前の最終の故障検出判定時刻（Ｔ
   １）から当該テストデータ（ＤＴ）の現在周期に係る任
   意の故障検出判定時刻（ＴＸ）に至るまでの故障情報
   （ｆSa0,ｆSa1 ）と、前記伝幡予定時刻（ｔs0，ｔs1）
   に係る故障情報（ＤSa0,ＤSa1 ）を記憶することを特徴
   とする回路故障擬似試験装置。
4. 【請求項４】 複数の論理ゲート（ＬG1, ＬG2，ＬGi…
   ＬGn）が組み込まれた被試験半導体装置（１６）の故障
   シミュレーションをする方法であって、予め、被試験半
   導体装置（１６）の故障モード（Ｍ０，Ｍ１）を定義し
   て故障伝幡を示す故障情報（ｆSa0,ｆSa1 ）の定義処理
   をし、前記被試験半導体装置（１６）の信号入力部（Ｉ
   Ｎ）にテストデータ（ＤＴ）の供給処理をし、前記テス
   トデータ（ＤＴ）に基づいて各論理ゲート（ＬG1, ＬG
   2，ＬGi…ＬGn）での故障伝幡に関する故障情報（ｆSa
   0,ｆSa1 ）の計算記憶処理をし、前記被試験半導体装置
   （１６）の信号出力部（ＯUT）から前記信号入力部（Ｉ
   Ｎ）に向かって故障情報（ｆSa0,ｆSa1 ）の検出処理を
   することを特徴とする回路故障擬似試験方法。
5. 【請求項５】 請求項４記載の回路故障擬似試験方法に
   おいて、前記故障モード（Ｍ０，Ｍ１）の定義処理は、
   前記被試験半導体装置（１６）に故障点（ＦLT）が設定
   された場合に、前記論理ゲート（ＬG1, ＬG2，ＬGi…Ｌ
   Gn）の出力信号又は入力信号が論理「０」に固定する第
   １の縮退故障であって、前記第１の縮退故障が被試験半
   導体装置（１６）に一つだけ存在する第１の単一縮退故
   障（Ｍ０）及び、前記論理ゲート（ＬG1, ＬG2，ＬGi…
   ＬGn）の出力信号又は入力信号が論理「１」に固定する
   第２の縮退故障であって、前記第２の縮退故障が被試験
   半導体装置（１６）に一つだけ存在する第２の単一縮退
   故障（Ｍ１）と定義をすることを特徴とする回路故障擬
   似試験方法。
6. 【請求項６】 請求項４記載の回路故障擬似試験方法に
   おいて、前記故障伝幡を示す故障情報（ｆSa0,ｆSa1 ）
   の定義処理は、前記第１の単一縮退故障（Ｍ０）につい
   ては、次段の論理ゲート（ＬGj）への伝幡の有無を示す
   第１の故障情報（ｆSa0 ＝１又は０）と定義をし、前記
   第２の単一縮退故障（Ｍ１）については、次段の論理ゲ
   ート（ＬGj）への伝幡の有無を示す第２の故障情報（ｆ
   Sa1 ＝１又０）と定義をすることを特徴とする回路故障
   擬似試験方法。
7. 【請求項７】 請求項４記載の回路故障擬似試験方法に
   おいて、前記計算記憶処理には、前記論理ゲート（ＬG
   1, ＬG2，ＬGi…ＬGn）に故障点（ＦLT）が設定された
   場合に、被試験半導体装置（１６）の論理ゲート（ＬG
   1, ＬG2，ＬGi…ＬGn）の故障情報（ｆSa0,ｆSa1 ）毎
   に係る伝幡予定時刻（ｔs0，ｔs1）の記憶処理と、前記
   伝幡予定時刻（ｔs0，ｔs1）に係る前回の信号変化時の
   故障情報（ｆSa0,ｆSa1 ）と現在時刻（ｔｃ）に係る当
   該信号変化時の故障情報（ｆSa0,ｆSa1 ）との比較処理
   に基づいて該伝幡予定時刻（ｔs0，ｔs1）が現在時刻
   （ｔｃ）を経過している故障情報（ｆSa0,ｆSa1 ）を有
   効とする故障情報（ＤSa0,ＤSa1）の計算処理が含まれ
   ることを特徴とする回路故障擬似試験方法。
8. 【請求項８】 請求項４記載の回路故障擬似試験方法に
   おいて、前記計算記憶処理には、被試験半導体装置（１
   ６）に記憶素子（ＭEM）が含まれた場合に、当該テスト
   データ（ＤＴ）の一周期前の最終の故障検出判定時刻
   （Ｔ１）に係る最新の故障情報（ｆSa0,ｆSa1 ）と、前
   記最終の故障検出判定時刻（Ｔ１）から当該テストデー
   タ（ＤＴ）の現在周期に係る任意の故障検出判定時刻
   （ＴＸ）に至るまでの故障情報（ｆSa0,ｆSa1 ）との記
   憶処理と、前記最終の故障検出判定時刻（Ｔ１）から現
   在周期に係る任意の故障検出判定時刻（ＴＸ）に至る間
   の故障情報（ＭSa0,ＭSa1 ）と前記現在周期に係る任意
   の故障検出判定時刻（ＴＸ）の最新の故障情報（ｆSa0,
   ｆSa1 ）との論理和演算処理が含まれることを特徴とす
   る回路故障擬似試験方法。
9. 【請求項９】 請求項４記載の回路故障擬似試験方法に
   おいて、前記検出処理には、被試験半導体装置（１６）
   に記憶素子（ＭEM）が含まれた場合に、前記被試験半導
   体装置（１６）の信号出力部（ＯUT）から記憶素子（Ｍ
   EM）に至るまでの第１の検索処理と、前記記憶素子（Ｍ
   EM）の入力部から被試験半導体装置（１６）の信号入力
   部（ＩＮ）に至るまでの第２の検索処理が含まれること
   を特徴とする回路故障擬似試験方法。
10. 【請求項10】 請求項４記載の回路故障擬似試験方法に
    おいて、前記計算記憶処理には、前記被試験半導体装置
    （１６）に記憶素子（ＭEM）が含まれた場合に、当該テ
    ストデータ（ＤＴ）の現在周期の最終の故障検出判定時
    刻（Ｔ２）に係る故障情報（ｆSa0,ｆSa1 ，ＤSa0,ＤSa
    1 ，ＭSa0,ＭSa1 ）の検出処理の後に、当該テストデー
    タ（ＤＴ）の一周期前の最終の故障検出判定時刻（Ｔ
    １）から当該テストデータ（ＤＴ）の現在周期に係る最
    終の故障検出判定時刻（Ｔ２）に至るまでの全ての故障
    情報（ＭSa0,ＭSa1 ，ＤSa0,ＤSa1 ）を当該テストデー
    タ（ＤＴ）の現在周期に係る最終の故障検出判定時刻
    （Ｔ２）の最新の故障情報（ｆSa0,ｆSa1 ）に一致させ
    る計算処理を含むことを特徴とする回路故障擬似試験方
    法。