JPH0526403B2 - - Google Patents
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- Publication number
- JPH0526403B2 JPH0526403B2 JP14101685A JP14101685A JPH0526403B2 JP H0526403 B2 JPH0526403 B2 JP H0526403B2 JP 14101685 A JP14101685 A JP 14101685A JP 14101685 A JP14101685 A JP 14101685A JP H0526403 B2 JPH0526403 B2 JP H0526403B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- input
- pulse
- signals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Electric Propulsion And Braking For Vehicles (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は例えば鉄道車両搭載の自動列車制御
装置（ATC装置）の信号判別出力信号の低位優
先を取り速度照査パターン信号に変換する回路に
おいて、フエールセーフに構成された自動列車制
御装置に関するものである。
装置（ATC装置）の信号判別出力信号の低位優
先を取り速度照査パターン信号に変換する回路に
おいて、フエールセーフに構成された自動列車制
御装置に関するものである。
従来の低位優先回路は第４図に示すように各
NOTゲート１〜３と各ANDゲート４〜６で構成
され、各入力信号をai、bi、ci、diとし、出力信号
をap、bp、cp、dpとしたとき、最低位の入力信号
aiを受けるとそのまま出力信号apとして出力され
る。出力信号bqはibiのとき、出力信号はcpはi i
ciのとき、出力信号dpはi i idiのときそれぞれ出
力される。そして、例えば、入力信号bi、ciを同
時に受けたときは、低相側のbiが選択されて出力
信号bpのみが出力される。
NOTゲート１〜３と各ANDゲート４〜６で構成
され、各入力信号をai、bi、ci、diとし、出力信号
をap、bp、cp、dpとしたとき、最低位の入力信号
aiを受けるとそのまま出力信号apとして出力され
る。出力信号bqはibiのとき、出力信号はcpはi i
ciのとき、出力信号dpはi i idiのときそれぞれ出
力される。そして、例えば、入力信号bi、ciを同
時に受けたときは、低相側のbiが選択されて出力
信号bpのみが出力される。
即ち、低位優先の制御がなされる。
従来の低位優先回路は以上のように構成されて
いるので、例えば第４図のＸ点で断線故障が生じ
ており、この状態で入力信号ai、biを同時に受け
た場合を考えると、正常時にはNOTゲート１に
より“Ｌ”レベルとなるべきANDゲート４のＸ
点側入力端子“Ｈ”レベルとなり、ANDゲート
４は出力信号bpを出力することになりいわゆるフ
エイルセーフが確保されないという問題があつ
た。
いるので、例えば第４図のＸ点で断線故障が生じ
ており、この状態で入力信号ai、biを同時に受け
た場合を考えると、正常時にはNOTゲート１に
より“Ｌ”レベルとなるべきANDゲート４のＸ
点側入力端子“Ｈ”レベルとなり、ANDゲート
４は出力信号bpを出力することになりいわゆるフ
エイルセーフが確保されないという問題があつ
た。
この発明は上記のような問題点を解消するため
になされたもので、内部故障時にもフエイルセー
フが確保できる低位優先回路を提供することを目
的とする。
になされたもので、内部故障時にもフエイルセー
フが確保できる低位優先回路を提供することを目
的とする。
この発明に係る低位優先回路は、入力信号をパ
ルス信号とし、複数のパルス信号の重複部分を出
力する構成としたものである。
ルス信号とし、複数のパルス信号の重複部分を出
力する構成としたものである。
この発明においては、回路故障によつて同時に
複数の出力信号が出力されても、その複数のパル
ス信号の重複部分のみが出力され、出力信号はよ
り低位となつてフエイルセーフが確保される。
複数の出力信号が出力されても、その複数のパル
ス信号の重複部分のみが出力され、出力信号はよ
り低位となつてフエイルセーフが確保される。
第１図に本発明の低位優先回路を示す。図にお
いて１３，１４，１５は信号判別部出力、すなわ
ち制限速度信号Ｓ１，Ｓ２，Ｓ３をそれぞれの信
号に対応した制限速度パターン周波数に変換する
制限速度パターン変換回路を示す。
いて１３，１４，１５は信号判別部出力、すなわ
ち制限速度信号Ｓ１，Ｓ２，Ｓ３をそれぞれの信
号に対応した制限速度パターン周波数に変換する
制限速度パターン変換回路を示す。
本回路は交流パルスで作動されている。列車の
速度制限信号を０（S1）……０Km／ｈ（停止信号）、
25（S2）……25Km／ｈ、40（S3）……40Km／ｈ、55
（S4）……55Km／ｈ、65（S5）……65Km／ｈ、75
（S6）……75Km／ｈ、90（S7）……90Km／ｈとす
る。
速度制限信号を０（S1）……０Km／ｈ（停止信号）、
25（S2）……25Km／ｈ、40（S3）……40Km／ｈ、55
（S4）……55Km／ｈ、65（S5）……65Km／ｈ、75
（S6）……75Km／ｈ、90（S7）……90Km／ｈとす
る。
車輪径Ｄ（ｍ）、速度発電機の歯数Ｎ、車両の速
度ｖ（Km／ｈ）としたとき、ｆ＝Ｎ・ｖ／3.6πDという
速 度パターンを速度照査回路で発生させる。これは
水晶発振器で発生した周波数を分周して80Km／ｈ
……１、40Km／ｈ……1/2、20Km／ｈ……1/4、10
Km／ｈ……1/8、５Km／ｈ……1/16、2.5Km／ｈ…
…1/32等のパルスを発生させ、そして適当に加算
して制限パルスをつくり出す。
度ｖ（Km／ｈ）としたとき、ｆ＝Ｎ・ｖ／3.6πDという
速 度パターンを速度照査回路で発生させる。これは
水晶発振器で発生した周波数を分周して80Km／ｈ
……１、40Km／ｈ……1/2、20Km／ｈ……1/4、10
Km／ｈ……1/8、５Km／ｈ……1/16、2.5Km／ｈ…
…1/32等のパルスを発生させ、そして適当に加算
して制限パルスをつくり出す。
クロツクパルス（CP）は第２図に示すように
制限速度パターン信号の１，２，３、……
より高い周波数で、そのタイミングも第２図のタ
イミングチヤートに示す通りとする。
制限速度パターン信号の１，２，３、……
より高い周波数で、そのタイミングも第２図のタ
イミングチヤートに示す通りとする。
第１図において低位側の制限速度パターン変換
回路１３の出力信号SPOをフリツプフロツプ
（以下Ｆ・Ｆという）１６のリセツト端子Ｒに接
続し、そのＦ・Ｆ１６の出力Ｑ１と１つ上位の信
号SP２５とANDゲート２０でANDを取る。こ
のANDゲート２０の出力をＦ・Ｆ１７のリセツ
ト端子Ｒに接続する。以下、入力信号の段数に応
じて順次同様に接続していく。
回路１３の出力信号SPOをフリツプフロツプ
（以下Ｆ・Ｆという）１６のリセツト端子Ｒに接
続し、そのＦ・Ｆ１６の出力Ｑ１と１つ上位の信
号SP２５とANDゲート２０でANDを取る。こ
のANDゲート２０の出力をＦ・Ｆ１７のリセツ
ト端子Ｒに接続する。以下、入力信号の段数に応
じて順次同様に接続していく。
一方、Ｆ・Ｆ１６の出力１は１つ上位の信号
SP２５とORゲート１８でORを取り、そのORゲ
ート１８の出力SF２５をNANDゲート２２に入
力する。また、Ｆ・Ｆ１７の出力２も同様に１
つ上位の信号SP４０とORゲート１９でORを取
り、そのORゲート１９の出力SF４０をNAND
ゲート２２に入力する。
SP２５とORゲート１８でORを取り、そのORゲ
ート１８の出力SF２５をNANDゲート２２に入
力する。また、Ｆ・Ｆ１７の出力２も同様に１
つ上位の信号SP４０とORゲート１９でORを取
り、そのORゲート１９の出力SF４０をNAND
ゲート２２に入力する。
以下、同様に入力信号段数に応じて順次接続す
る。
る。
クロツクパルス（CP）はＦ・Ｆ１６、Ｆ・Ｆ
１７の各Ｔ端子に接続する。
１７の各Ｔ端子に接続する。
NANDゲート２２の出力0は速度比較器へ出
力され、列車速度周波数と比較する制限速度周波
数となる。
力され、列車速度周波数と比較する制限速度周波
数となる。
第１図に示す制限速度パターン信号SPO，SP
２５，SP４０……は、それぞれの制限速度信号
Ｓ１，Ｓ２，Ｓ３、……のうち出力されている信
号に対してのみ速度パターン１，２，３、
……に同期した信号が得られるように制限速度パ
ターン変換回路１３，１４，１５は構成されてい
る。また、Ｓ１，Ｓ２，Ｓ３……の信号入力が無
い時は“Ｈ”レベルになるようになつている。
２５，SP４０……は、それぞれの制限速度信号
Ｓ１，Ｓ２，Ｓ３、……のうち出力されている信
号に対してのみ速度パターン１，２，３、
……に同期した信号が得られるように制限速度パ
ターン変換回路１３，１４，１５は構成されてい
る。また、Ｓ１，Ｓ２，Ｓ３……の信号入力が無
い時は“Ｈ”レベルになるようになつている。
第２図のタイミングチヤートにおいて時間Ａの
範囲はＳ２信号（25K制限信号）のみが入力され
て、制限速度パターン変換回路１４よ速度パター
ン２に同期した制限速度パターンSP２５のみ
低位優先回路２３にパルス信号が入力され、他の
入力信号SP０，SP４０は“Ｈ”レベル（直流状
態）となつており、出力０は25K制限速度パタ
ーン信号が出力されている状態を示す。
範囲はＳ２信号（25K制限信号）のみが入力され
て、制限速度パターン変換回路１４よ速度パター
ン２に同期した制限速度パターンSP２５のみ
低位優先回路２３にパルス信号が入力され、他の
入力信号SP０，SP４０は“Ｈ”レベル（直流状
態）となつており、出力０は25K制限速度パタ
ーン信号が出力されている状態を示す。
時間Ｂの範囲はＳ２信号からＳ３信号（40K制
限信号）に入力信号が切替わり、Ｓ３信号のみが
入力されて、出力０は40K制限速度パターン信
号が出力されている状態を示す。
限信号）に入力信号が切替わり、Ｓ３信号のみが
入力されて、出力０は40K制限速度パターン信
号が出力されている状態を示す。
時間Ｃの範囲は上記信号の２つが同時に入力さ
れた場合を示す。
れた場合を示す。
Ｓ２信号とＳ３信号の２つの信号が同時に入力
された時間Ｃの範囲においては第１図のＦ・Ｆ１
７の出力出力は“Ｈ”レベルであり、SP４
０制限速度パターンが出力されていてもORゲー
ト１９の出力SF４０は“Ｈ”レベルの状態とな
りNANDゲート２２の出力０（OUT）は低位
側の信号である25K制限速度パターン信号（SP
２５）が出力される。
された時間Ｃの範囲においては第１図のＦ・Ｆ１
７の出力出力は“Ｈ”レベルであり、SP４
０制限速度パターンが出力されていてもORゲー
ト１９の出力SF４０は“Ｈ”レベルの状態とな
りNANDゲート２２の出力０（OUT）は低位
側の信号である25K制限速度パターン信号（SP
２５）が出力される。
今、低位優先のANDゲート２０の出力側（第
１図のＹ印個所）が壊れているときに入力信号Ｓ
２，Ｓ３が同時に入力された場合を考える。SF
２５とSF４０の出力は第３図に示すようにフエ
ールセーフのパルス出力で、NANDゲート２２
の作用によつて０の周波数が大幅に低下する。
即ち、第３図において、マーク幅がスペースに比
べて小さい第１パルスと第２パルスとを加算して
出力パルスをつくる。この場合、出力パルスは第
１パルスと第２パルスとの重複部分のみが出力さ
れ減算されたものとなりフエイルセーフが確保さ
れる。
１図のＹ印個所）が壊れているときに入力信号Ｓ
２，Ｓ３が同時に入力された場合を考える。SF
２５とSF４０の出力は第３図に示すようにフエ
ールセーフのパルス出力で、NANDゲート２２
の作用によつて０の周波数が大幅に低下する。
即ち、第３図において、マーク幅がスペースに比
べて小さい第１パルスと第２パルスとを加算して
出力パルスをつくる。この場合、出力パルスは第
１パルスと第２パルスとの重複部分のみが出力さ
れ減算されたものとなりフエイルセーフが確保さ
れる。
以上のように、この発明においては入力信号を
パルス信号とし、複数のパルス信号の重複部分を
出力するようにしたので、回路故障によつて同時
に出力信号が出力されても、最終の出力信号はよ
り低位となつてフエイルセーフが確保される。
パルス信号とし、複数のパルス信号の重複部分を
出力するようにしたので、回路故障によつて同時
に出力信号が出力されても、最終の出力信号はよ
り低位となつてフエイルセーフが確保される。
第１図はこの発明の一実施例における低位優先
回路を示す図、第２図は第１図におけるタイミン
グチヤートを示す説明図、第３図は第１図の
NANDゲートの動作を説明する図、第４図は従
来の低位優先回路を示す図である。図において、
S1〜S3は入力信号としての速度制限信号、1〜3
は制限速度パターン信号、０は出力信号、１３
〜１５は制限速度パターン変換回路、１６，１７
はフリツプフロツプ、１８，１９はORゲート、
２０，２１はANDゲート、２２はNANDゲー
ト、２３は低位優先回路である。なお、各図中同
一符号は同一または相当部分を示す。
回路を示す図、第２図は第１図におけるタイミン
グチヤートを示す説明図、第３図は第１図の
NANDゲートの動作を説明する図、第４図は従
来の低位優先回路を示す図である。図において、
S1〜S3は入力信号としての速度制限信号、1〜3
は制限速度パターン信号、０は出力信号、１３
〜１５は制限速度パターン変換回路、１６，１７
はフリツプフロツプ、１８，１９はORゲート、
２０，２１はANDゲート、２２はNANDゲー
ト、２３は低位優先回路である。なお、各図中同
一符号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ 低位信号優先手段１６〜２１と、制限速度パ
ターン信号発生手段２２とを有する自動列車制御
装置であつて、 低位信号優先手段１６〜２１は、高位と低位の
制限速度に対応した２個のパルス信号を入力した
とき、高位側は直流信号として出力し、低位側は
パルス信号を出力するものであり、 制限速度パターン信号発生手段２２は、高位側
の直流信号と低位側のパルス信号とを入力したと
き、低位側のパルス信号を優先して出力するもの
である。 自動列車制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14101685A JPS622801A (ja) | 1985-06-25 | 1985-06-25 | 自動列車制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14101685A JPS622801A (ja) | 1985-06-25 | 1985-06-25 | 自動列車制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS622801A JPS622801A (ja) | 1987-01-08 |
| JPH0526403B2 true JPH0526403B2 (ja) | 1993-04-16 |
Family
ID=15282232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14101685A Granted JPS622801A (ja) | 1985-06-25 | 1985-06-25 | 自動列車制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS622801A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0757B2 (ja) * | 1988-02-22 | 1995-01-11 | 装研株式会社 | 二重カーテン装置 |
| JP2740869B2 (ja) * | 1989-02-08 | 1998-04-15 | 清水建設株式会社 | 電磁遮蔽カーテンによる電磁遮蔽方法及び電磁遮蔽カーテン |
-
1985
- 1985-06-25 JP JP14101685A patent/JPS622801A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS622801A (ja) | 1987-01-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |